JP2501501B2 - 半導体メモリ―装置のメモリ―セルに用いられるキャパシタ―の製造方法及びその構造 - Google Patents

半導体メモリ―装置のメモリ―セルに用いられるキャパシタ―の製造方法及びその構造

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JP2501501B2 JP3271780A JP27178091A JP2501501B2 JP 2501501 B2 JP2501501 B2 JP 2501501B2 JP 3271780 A JP3271780 A JP 3271780A JP 27178091 A JP27178091 A JP 27178091A JP 2501501 B2 JP2501501 B2 JP 2501501B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特に高集積度の半導体メモリー装置、中でもＤＲＡ
Ｍのメモリーセルに用いられるキャパシターの製造方法
及びその構造に関するものである。
【０００２】
【従来の技術】近来の半導体装置の高集積化の趨勢によ
り、これに用いられるメモリーセル等の占有面積は減少
して行く傾向にある。そのため、メモリーセルが一つの
トランジスタと一つのキャパシターとから構成されるＤ
ＲＡＭの場合、制限された小面積内で最大の容量を確保
する努力が試みられている。
【０００３】図９〜図１２は従来のシリンダ形(cylindr
ical) キャパシターの製造工程図であって、1990年シン
ポジウムオンＶＬＳＩテクノロジ（Symposium on VLSI
Technology, PP13〜14) 誌に開示されている。
【０００４】図９でフィールド酸化膜４、ゲート６、ビ
ットライン８及び層間絶縁膜１０が形成された第１導電
形の半導体基板２の上面にポリイミド１２をスピン塗布
してから、ストレージ電極の逆パターンを形成する。そ
の後に、図１０で基板２の全面に化学気相蒸着法で多結
晶シリコンを蒸着させて導電層１４を形成する。そし
て、導電層１４の上面にフォトレジスト１６を塗布して
から、ポリイミド１２の上面の導電層１４が露出するま
でエッチング工程を実施する。図１１で、露出した導電
層１４を除去してから、フォトレジスト１６及びポリイ
ミド１２を除去する。これまでの工程によってシリンダ
形のストレージ電極１８が形成される。そして、図１２
で基板２の表面に５酸化タンタラム（Ｔａ2Ｏ5）から成
る誘電膜２０とタングステン（Ｗ）から成るプレート電
極２２を形成してシリンダ形キャパシターを完成する。
【０００５】このように従来では、ストレージ電極の両
終端を基板に直立するように上方向に伸張してシリンダ
形のキャパシターを形成することによって、キャパシタ
ーの容量を大幅に増大させていた。しかしながら、でき
あがったキャパシターの凹面は一つだけであるため、容
量を増大させるにしても限界があるという問題点があっ
た。また、ストレージ電極のパターンを形成するために
犠牲層として使用されるポリイミドが高温に弱い性質が
あるため、多結晶シリコンが蒸着されるときの高温でポ
リイミドが変形したり、汚染されたりする問題点もあっ
た。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、ダイナミック形メモリーセル用のシリンダ形キャ
パシターの製造方法について、更なる容量増加が可能と
なるような製造方法を提供することにある。加えて、犠
牲層の高温変形や汚染を防止でき、より信頼性の高い製
造方法の提供も目的とする。また、本発明の他の目的
は、容量を更に増加させることができるような構造をも
ったシリンダ形キャパシターを提供することにある。
【０００７】
【課題を解決するための手段】上記のような目的を達成
するために本発明は、半導体基板上に形成した犠牲層に
よりストレージ電極のパターン形成を行うようにしたメ
モリーセル用のシリンダ形キャパシターの製造方法につ
いて、ストレージ電極のパターン形成を行う第１犠牲層
により第１凹面部を設けて該第１凹面部内に第１導電層
を形成した後、第１凹面部内に第２犠牲層を形成して複
数の凹面を設けてから第２導電層を形成し、前記第１及
び第２導電層によりストレージ電極を形成することを特
徴としている。そして、このような製造方法における犠
牲層として、ポリイミドに換えて酸化膜を使用すること
を特徴とする。また、本発明の他の目的を達成するため
に、ストレージ電極をなす導電層の終端部を基板から直
立させてシリンダ形としたメモリーセル用のシリンダ形
キャパシターについて、導電層の終端部を直立させるこ
とで形成された凹面部内に更に導電層を立設し、それに
より複数の凹面を追加形成した構造とすることを特徴と
する。
【０００８】
【作用】この本発明によれば、複数個の凹面をストレー
ジ電極に設けることで表面積を大幅に増大でき、したが
ってキャパシターの容量を増やすことが可能となる。加
えて、ポリイミドに換えて酸化膜を使用するとで、高温
でも変形せず、汚染の心配のない製造方法を提供でき
る。
【０００９】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明によるキャパシターの斜視図で
あって、フィールド酸化膜２８が形成された第１導電形
の半導体基板２６と、基板２６内のチャネル領域によっ
て相互に所定距離離隔された第２導電形のソース３４及
びドレイン３６と、チャネル領域の上部及びフィールド
酸化膜２８の上面に形成されたゲート３２と、ソース３
４に接触し、ソース３４及びこれに隣接した二つのゲー
トの上部に複数個の凹面６４、６６、６８、７０を有す
るストレージ電極７２とを図示している。
【００１０】図２は本発明によるキャパシターの端面図
であって、図１のＡ−Ａ′線に沿った端面図である。図
１と同じ名称に該当するものは同じ番号を使用してい
る。尚、図２においては、図１では示さなかった図１の
キャパシターに隣接するキャパシターも図示しており、
各キャパシターは、複数個の凹面を有するストレージ電
極７２と、図１には示されていないストレージ電極７２
の表面に積層された誘電膜７４と、プレート電極７６と
から構成されている。
【００１１】図３〜図８は本発明によるキャパシターの
一実施例の製造工程図であって、図１及び図２と同じ名
称に該当するものは同じ番号を使用している。また、各
図とも図２と同様の端面を図示している。
【００１２】先ず、図３では次のことを示している。２
０００Å〜３０００Åの厚さをもつフィールド酸化膜２
８と、１００Å〜２００Åの厚さをもつゲート酸化膜３
０と、チャネル領域によって相互に所定距離離隔された
第２導電形のソース３４及びドレイン３６と、チャネル
領域の上部及びフィールド酸化膜２８の上部のゲート３
２と、ゲート３２側壁に形成された絶縁膜スペーサ３８
とが形成された第１導電形の半導体基板２６の上面に、
各々が５００Å〜１０００Åの厚さをもった第１酸化膜
４０及び窒化膜４２を順次に積層する。その後に、この
ような基板２６の上面に０．５μｍ〜１μｍの厚さで第
１フォトレジスト４４を塗布してから、光食刻工程を実
施してストレージ電極を形成する領域のみ第１フォトレ
ジスト４４を残留させる。そして、第１フォトレジスト
４４を除去した領域に第２酸化膜４６を充填してから、
第１フォトレジスト４４の表面が現われるまでエッチン
グ工程を実施する。ここで、第２酸化膜４６は酸化膜で
あるが、この換わりに窒化膜またはＳＯＧ(Spin on Gla
ss) 膜を使用することもできる。
【００１３】図４で、第１フォトレジスト４４を除去し
た後に残った第２酸化膜４６がストレージ電極の逆パタ
ーンを形成しており、この第２酸化膜４６がストレージ
電極を形成するための第１犠牲層となる。そして、第１
フォトレジスト４４を除去した領域が第１凹面部５４で
あり、ここにストレージ電極が形成される。
【００１４】図５で、露出した窒化膜４２及びその下の
第１酸化膜４０を除去してソース３４の上面を露出させ
る。その後に、露出したソース３４に接触する第１多結
晶シリコン層４８を基板２６の表面に形成する。この第
１多結晶シリコン層４８の厚さは１０００Å程度であ
る。その後、基板２６の上面に第２フォトレジスト５０
を塗布してから、第２酸化膜４６の上部の第１多結晶シ
リコン層４８が露出するまでエッチング工程を実施す
る。
【００１５】図６で、露出した第１多結晶シリコン層４
８を除去して、第１凹面部５４の表面に沿ったストレー
ジ電極５２を形成する。
【００１６】尚、ここで第２フォトレジスト５０及び第
２酸化膜４６を除去し、誘電膜とプレート電極とをスト
レージ電極５２の上面に形成すれば、高温による変形
や、汚染の心配のないシリンダー形キャパシターを形成
することが可能である。
【００１７】その後に、第１凹面部５４内に残留する第
２フォトレジスト５０の一部分を除去して開口部５６を
形成する。この開口部５６は、第１凹面部５４の対向す
る二つの壁すなわち第１多結晶シリコン層５２から所定
距離離隔され、第２フォトレジスト５０から成る第１及
び第２側壁と、この第１及び第２側壁間の露出した第１
多結晶シリコン層５２から成る第３及び第４側壁（図示
しない）とで構成されている。その後に、基板２６の上
面に１５００Å程度の厚さをもつ第３酸化膜５８を形成
してからエッチング工程を実施して、第３酸化膜５８を
除去する。このとき、開口部５６の各側壁の第３酸化膜
５８のみが残留する。この残留した第３酸化膜５８が第
２犠牲層となる。
【００１８】図７で、残りの第２フォトレジスト５０を
除去してから、基板２６の上面に５００Å〜１０００Å
の厚さをもつ第２多結晶シリコン層６０を形成する。そ
の後に、基板２６の上面に第３フォトレジスト６２を塗
布してから、第２酸化膜４６及び第３酸化膜５８の上部
の第２多結晶シリコン層６０が露出するまでエッチング
工程を実施する。
【００１９】図８で、露出した第２多結晶シリコン層６
０を除去してから、第３フォトレジスト６２と第３酸化
膜５８を除去すると、第１、第２、第３及び第４凹面６
８、６６、６４、７０をもつストレージ電極７２が形成
されている。その後に、第１酸化膜４６とその下の窒化
膜４２及び酸化膜４０とを除去する。
【００２０】最後に、基板２６の上面に誘電膜７４とプ
レート電極７６を形成して複数個の凹面を有するキャパ
シターを完成する。これをマルチチャンバ形キャパシタ
ーと呼ぶ。ここで、誘電膜７４は５酸化タンタラム（Ｔ
ａ2Ｏ5）、ＯＮＯ膜、ＰＺＴ膜等で形成することがで
き、酸化膜としての換算厚さは３０Å〜８０Åである。
一方、プレート電極７６は１０００Å〜３０００Åの厚
さをもつ。
【００２１】上述のように本発明の一実施例において
は、第１凹面部５４内に開口部５６を形成する際に、開
口部５６の第１、第２側壁のみが第１凹面部５４の壁す
なわち第１多結晶シリコン層５２から所定距離離隔され
るようにして、第１凹面部５４の中央領域の第１凹面６
８及びこれを囲こむ環状の第２凹面６６及びこれらを挟
んで図中左右対称に位置する第３凹面６４と第４凹面７
０を形成した。しかし、本発明の他の実施例において
は、第１凹面部内に開口部を形成する際に、開口部の四
つの側壁が全部第１凹面部の壁すなわち多結晶シリコン
層から所定距離離隔されるようにすることで、第１凹面
部の中央領域の第１凹面を囲こんで第２及び第３の環状
の凹面を形成することも可能である。
【００２２】
【発明の効果】上述のように本発明は、半導体メモリー
装置のメモリーセルに用いられるキャパシターの製造方
法及びその構造において、ストレージ電極のパターンで
ある第１凹面部内に更なる犠牲層を形成してそれにより
導電層を立設することで、ストレージ電極に複数個の凹
面を追加形成することができ、従来のシリンダ形キャパ
シターよりさらに容量を増大させることが可能となる。
その結果、６４Ｍ級以上の高集積度の半導体メモリー装
置においても、面積を増加させることなく充分な容量を
確保することができ、動作の信頼性を得ることができる
効果がある。加えて、ストレージ電極のパターンを形成
するための犠牲層として、従来のポリイミドの換わりに
酸化膜を使用するようにしたことで、後続の高温の多結
晶シリコン蒸着工程が実施されても酸化膜で形成された
犠牲層は変形や汚染の発生がなく、所望のストレージ電
極のパターンを形成することができるばかりでなく、工
程の歩留りを向上させるという効果がある。
【図面の簡単な説明】
【図１】本発明によるキャパシターの斜視図である。
【図２】本発明によるキャパシターの図１のＡ−Ａ′に
沿った端面図である。
【図３】本発明によるキャパシターの第１犠牲層を形成
する際の製造工程図である。
【図４】本発明によるキャパシターの第１凹面部を形成
する際の製造工程図である。
【図５】本発明によるキャパシターの第１導電層を形成
する際の製造工程図である。
【図６】本発明によるキャパシターの開口部及び第２犠
牲層を形成する際の製造工程図である。
【図７】本発明によるキャパシターの第２導電層を形成
する際の製造工程図である。
【図８】本発明によるキャパシターの第１、第２、第３
及び第４凹面を形成する際の製造工程図である。
【図９】従来技術によるキャパシターの断面図である。
【図１０】従来技術によるキャパシターの製造工程図で
ある。
【図１１】従来技術によるキャパシターの製造工程図で
ある。
【図１２】従来技術によるキャパシターの製造工程図で
ある。
【符号の説明】
２６……半導体基板 ２８……フィールド酸化膜 ３０……ゲート酸化膜 ３２……ゲート ３４……ソース ３６……ドレイン ３８……絶縁膜スペーサ ６４……第３凹面 ６６……第２凹面 ６８……第１凹面 ７０……第４凹面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タエク−ヨン ジャン 大韓民国 ソウル セオチョ−グ セオ チョ−ドンナンバー 1531−２ (72)発明者 キョウン−セオク オー 大韓民国 ソウル ジョンロ−グ ウォ ンセオ−ドン（番地なし） ジューコン アパート 101−1006 (56)参考文献 特開 平３−91957（ＪＰ，Ａ) 特開 平４−37062（ＪＰ，Ａ) 特開 平４−264767（ＪＰ，Ａ) 特開 平３−127859（ＪＰ，Ａ)

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成した犠牲層によりス
    トレージ電極のパターン形成を行うようにしたメモリー
    セル用のシリンダ形キャパシターの製造方法において、 ストレージ電極のパターン形成を行う第１犠牲層により
    第１凹面部を設けて該第１凹面部内に第１導電層を形成
    した後、第１凹面部内に第２犠牲層を形成して複数の凹
    面を設けてから第２導電層を形成し、前記第１及び第２
    導電層によりストレージ電極を形成するようにしたこと
    を特徴とする製造方法。
  2. 【請求項２】 犠牲層として酸化膜を用いる請求項１記
    載の製造方法。
  3. 【請求項３】 ダイナミック形のメモリーセルに用いら
    れるキャパシターの製造方法において、 トランジスタを形成した半導体基板の所定の拡散領域及
    びこれに隣接したゲート上部の領域以外に第１犠牲層を
    形成してこの第１犠牲層によって囲まれた第１凹面部を
    形成する第１工程と、第１凹面部内の拡散領域と接触す
    る第１導電層を基板上に形成する第２工程と、第１導電
    層上にフォトレジストを塗布してからエッチングし、第
    １犠牲層上部の第１導電層のみを露出させる第３工程
    と、第３工程で露出した第１導電層を除去してから、第
    １凹面部内に残留しているフォトレジストの一部分を第
    １導電層が露出するまで食刻して開口部を形成し、そし
    てこの開口部の内壁に第２犠牲層を形成する第４工程
    と、第４工程後のフォトレジストを除去してから基板上
    に第２導電層を形成する第５工程と、第１及び第２犠牲
    層上部の第２導電層のみを除去しそして第２犠牲層を除
    去することで、第１凹面部内に複数の凹面をもつストレ
    ージ電極を形成する第６工程と、を含むことを特徴とす
    る製造方法。
  4. 【請求項４】 第４工程で形成される開口部の側壁が、
    第３工程で塗布されたフォトレジストにより形成されて
    第１凹面部の対向する二つの壁から所定距離離隔した第
    １及び第２側壁と、この第１及び第２側壁間の露出した
    第１導電層による第３及び第４側壁と、から構成される
    請求項３記載の製造方法。
  5. 【請求項５】 第４工程で形成される開口部の側壁が、
    第３工程で塗布されたフォトレジストにより形成されて
    第１凹面部の各壁から所定距離離隔した四つの側壁から
    構成される請求項３記載の製造方法。
  6. 【請求項６】 犠牲層を酸化膜で形成する請求項３〜５
    のいずれか１項に記載の製造方法。
  7. 【請求項７】 導電層として多結晶シリコン層を用いる
    請求項６記載の製造方法。
  8. 【請求項８】 トランジスタ形成後の基板上に第１及び
    第２絶縁膜を順次に形成しておいてから第１〜第６工程
    を実施するようにした請求項３〜７のいずれか１項に記
    載の製造方法。
  9. 【請求項９】 第１絶縁膜が酸化膜である請求項８記載
    の製造方法。
  10. 【請求項１０】 第２絶縁膜が窒化膜である請求項９記
    載の製造方法。
  11. 【請求項１１】 ストレージ電極をなす導電層の終端部
    を基板から直立させてシリンダ形としたメモリーセル用
    のシリンダ形キャパシターにおいて、 導電層の終端部を直立させることで形成された凹面部内
    に更に導電層が立設され、それにより、接触対象となる
    拡散領域上部の第１凹面と、第１凹面を囲む環状の第２
    凹面と、第２凹面を挟んで対称の位置で第２凹面に隣接
    する第３及び第４凹面と、が追加形成されていることを
    特徴とするシリンダ形キャパシター。
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