JP2642364B2 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JP2642364B2 JP62306416A JP30641687A JP2642364B2 JP 2642364 B2 JP2642364 B2 JP 2642364B2 JP 62306416 A JP62306416 A JP 62306416A JP 30641687 A JP30641687 A JP 30641687A JP 2642364 B2 JP2642364 B2 JP 2642364B2
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Description

【発明の詳細な説明】 〔概 要〕 本発明は半導体装置とその製造方法、特に高集積、高
性能のダイナミックランダムアクセスメモリ（DRAM）セ
ルの構造とその形成方法に関し、 メモリセルの蓄積容量の蓄積電極の表面積を増加し
て、その容量を増やすことを目的とし、 （ｉ）一対の不純物拡散領域とワード線の一部をなすゲ
ート電極を備えた転送トランジスタと、蓄積容量とを有
する半導体記憶装置において、 転送トランジスタは絶縁膜により覆われ、その蓄積容
量は蓄積電極と誘電体膜と対向電極を有し、 その蓄積電極は、絶縁膜上に間隙を介して形成された
少なくとも１枚の第１の導電体膜と、第１の導電体膜上
に間隔をおいて形成され且つ一部が垂下して第１の導電
体膜を貫通し且つ絶縁膜の開口部を介して不純物拡散領
域の一方に電気的に接続された第２の導電体膜とを有
し、 その誘電体膜は、蓄積電極の表面に形成され、 その対向電極は、絶縁膜と蓄積電極の隙間を含んで誘
電体膜上に蓄積電極を包み込むように形成された第３の
導電体膜よりなることを含み構成し、または、 （ii）フィールド絶縁膜で画定された半導体基板上の領
域に一対の不純物拡散領域とゲート電極とを含む複数の
転送トランジスタを形成するとともに、フィールド絶縁
膜上に配置されてその一部が前記ゲート電極として機能
するワード線を形成し、転送トランジスタを覆う絶縁性
の第１の膜を形成し、第１の膜とは異なる材料よりなる
第２の膜を第１の膜上に形成し、第１の膜及び第２の膜
をパターニングして一対の不純物拡散領域の一方の上に
開口部を形成し、開口部を通して一対の不純物拡散領域
の一方に電気的に接続される第１の導電体膜を第２の膜
上に積層し、第１の導電体膜をパターニングすることに
よって開口部から端部にかけた部分がゲート電極とフィ
ールド絶縁膜上の隣のワード線の上に延在する蓄積電極
のパターンを形成し、等方性エッチングにより第２の膜
を選択的に除去し、第１の導電体膜の表面に誘電体膜を
形成し、第１の膜と蓄積電極の間と蓄積電極の上面及び
側面の上に誘電体膜を介して第２の導電体膜を成長して
対向電極を形成する工程を含み構成し、または、 （iii）フィールド絶縁膜で画定された半導体基板上の
領域に一対の不純物拡散領域とゲート電極とを含む転送
トランジスタを形成し、前記転送トランジスタを覆う絶
縁性の第１の膜を形成し、前記第１の膜とは異なる材料
よりなる第２の膜と第１の導電体膜とを少なくとも１
層、前記第１の膜上に順に形成し、前記第１の導電体膜
上に第３の膜を形成し、前記第３の膜から前記一対の不
純物拡散領域の一方に達する開口部を形成し、前記開口
部を通して前記一対の不純物拡散領域の一方に電気的に
接続される第２の導電体膜を前記第３の膜上に形成し、
前記第２の導電体膜、前記第３の膜、前記第１の導電体
膜及び前記第２の膜をパターニングして前記開口部及び
その周辺に選択的に残して前記第１の膜の上方に残存し
た前記第１の導電体膜及び前記第２の導電体膜を蓄積電
極の形状にし、等方エッチングにより前記第２の膜及び
第３の膜を選択的に除去し、前記蓄積電極の表面を包み
込む誘電体膜を形成し、前記第１の膜と前記第１の誘電
体膜の間の間隙を含むように前記誘電体膜の表面に第３
の導電体膜を成長して対向電極を形成する工程を含み構
成する。
〔産業上の利用分野〕
本発明は半導体装置のその製造方法に関するものであ
り、更に詳しく言えば高集積、高性能のダイナミックラ
ンダムアクセスメモリ（DRAM）セルの構造とその形成方
法に関するものである。
〔従来の技術〕
第９図は従来例に係るDRAMセルに係る説明図である。
同図（ａ）はDRAMセルの電気回路図である。図におい
て、T1はデータ（電荷）を転送するMOSトランジスタ等
により構成される転送トランジスタ、C1は電荷を蓄積す
る蓄積容量、WLはワード線、BLはビット線である。な
お、６は蓄積電極、７は誘電体膜、８は対向電極であ
る。同図（ｂ）はDRAMセル構造を示す断面図である。図
において、１はｐ型エピタキシャル層等のSi基盤、２は
選択ロコス（LOCOS）法等により形成されるフィールド
酸化膜（SiO2膜）、３、４はAs+イオン等を拡散して形
成される不純物拡散層であり、転送トランジスタのソー
ス又はドレインである。５はワード線WLを絶縁する絶縁
膜であり、CVD酸化膜（SiO2膜）等である。６はポリSi
膜に不純物イオンをドープして形成される電極であり、
蓄積容量C1を構成する蓄積電極である。７は、SiO2膜や
Si3N4膜等の絶縁膜により形成される誘電体膜である。
８はポリSi膜に不純物イオンをドープして形成される電
極であり、蓄積容量C1を構成する対向電極である。９は
対向電極８を絶縁する絶縁膜であり、PSG膜等である。
なお、WL1は、ポリSi膜等により形成される転送トラ
ンジスタのゲート電極であり、ワード線である。また、
BL1は不純物をドープしたポリSi膜又はポリサイド膜に
より形成されるビット線である。
〔発明が解決しようとする問題点〕
ところで従来例によれば、半導体装置の集積度の増加
と半導体素子の微細化とに従って、DRAMのメモリセルの
面積はますます縮小化される。このため、蓄積電極面積
に存在するメモリセルの蓄積容量C1は集積化、微細化と
共に減少を余儀なくされる。
従って、蓄積容量C1が減少したことによりα線入射に
よるソフトエラーが増大したり、DRAMのメモリ特性の信
頼度が低下するという問題がある。
本発明はかかる従来例の問題点に鑑み創作されたもの
でありメモリセルの蓄積電極面積を同一平面内に立体的
に増加させて、蓄積容量を増加させることを可能とする
半導体装置のその製造方法の提供を目的とする。
〔問題点を解決するための手段〕
上記した課題は、第２図（ａ）に例示するように、フ
ィールド絶縁膜によって画定された領域内に形成された
一対の不純物拡散領域とワード線の一部をなすゲート電
極とを備えた転送トランジスタと、蓄積容量とを有する
ダイナミックメモリセルを備え、前記転送トランジスタ
は絶縁膜により覆われ、前記蓄積容量は蓄積電極と誘電
体膜と対向電極を有し、前記蓄積電極は、前記絶縁膜上
に間隙を介して形成された少なくとも１枚の第１の導電
体膜と、該第１の導電体膜上に間隔をおいて形成され且
つ一部が垂下して該第１の導電体膜を貫通し且つ前記絶
縁膜の開口部を介して前記不純物拡散領域の一方に電気
的に接続された第２の導電体膜とを有し、前記誘電体膜
は、前記蓄積電極表面に形成され、さらに、前記対向電
極は、前記絶縁膜と前記蓄積電極の隙間を含んで前記誘
電体膜上に前記蓄積電極を包み込むように形成された第
３の導電体膜よりなることを特徴とする半導体記憶装置
により解決される。
または、前記第１の導電体膜及び前記第２の導電体膜
は、前記ゲート電極と前記フィールド絶縁膜と前記フィ
ールド絶縁膜上の隣の前記ワード線との上に延在してい
ることを特徴とする前記半導体記憶装置により解決され
る。
または、前記フィールド絶縁膜上に配置される前記ワ
ード線は、前記開口部近傍で屈曲していることを特徴と
する前記半導体記憶装置によって解決される。
または、前記ワード線の延在方向において、前記蓄積
電極の幅は前記転送トランジスタの前記不純物拡散領域
の幅よりも広いことを特徴とする前記半導体記憶装置に
よって解決される。
または、前記第２の導電体膜のうち前記不純物拡散領
域に垂下する部分は凹状に形成されていることを特徴と
する前記半導体記憶装置によって解決される。
または、前記第１の導電体膜は、間隔をおいて膜厚方
向に複数形成され且つ前記第２の導電体膜の前記垂下部
分に支持されていることを特徴とする前記半導体記憶装
置によって解決される。
上記した課題は、第４図に例示するように、フィール
ド絶縁膜で画定された半導体基板上の領域に一対の不純
物拡散領域とゲート電極とを含む複数の転送トランジス
タを形成するとともに、該フィールド絶縁膜上に配置さ
れてその一部が該ゲート電極として機能するワード線を
形成する工程と、前記転送トランジスタを覆う絶縁性の
第１の膜を形成する工程と、前記第１の膜とは異なる材
料よりなる第２の膜を前記第１の膜上に形成する工程
と、前記第１の膜及び前記第２の膜をパターニングして
前記一対の不純物拡散領域の一方の上に開口部を形成す
る工程と、前記開口部を通して前記一対の不純物拡散領
域の一方に電気的に接続される第１の導電体膜を前記第
２の膜層に積層する工程と、前記第１の導電体膜をパタ
ーニングすることによって、前記開口部から端部にかけ
た部分が前記ゲート電極と前記フィールド絶縁膜上の隣
のワード線の上に延在する蓄積電極のパターンを形成す
る工程と、等方性エッチングにより前記第２の膜を選択
的に除去する工程と、前記第１の導電体膜の表面に誘電
体膜を形成する工程と、前記第１の膜と前記蓄積電極の
間と前記蓄積電極の上面及び側面の上に前記誘電体膜を
介して第２の導電体膜を成長して対向電極を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法によって解決する。
または、前記第１の膜を窒化シリコン、前記第２の膜
を酸化シリコン、前記第１の導電体膜をシリコンにより
形成し、フッ酸を用いて前記第２の膜を選択的に除去す
ることを特徴とする前記半導体記憶装置の製造方法によ
り解決される。
または、前記第１の膜を酸化シリコン、前記第２の膜
を窒化シリコン、前記第１の導電体膜をシリコンにより
形成し、リン酸を用いて前記第２の膜を選択的に除去す
ることを特徴とする前記半導体記憶装置の製造方法によ
って解決される。
上記した課題は、第５図に例示するように、フィール
ド絶縁膜で画定された半導体基板上の領域に一対の不純
物拡散領域とゲート電極とを含む転送トランジスタを形
成する工程と、前記転送トランジスタを覆う絶縁性の第
１の膜を形成する工程と、前記第１の膜とは異なる材料
よりなる第２の膜と第１の導電体膜とを少なくとも１
層、前記第１の膜上に順に形成する工程と、前記第１の
導電体膜上に第３の膜を形成する工程と、前記第３の膜
から前記一対の不純物拡散領域の一方に達する開口部を
形成する工程と、前記開口部を通して前記一対の不純物
拡散領域の一方に電気的に接続される第２の導電体膜を
前記第３の膜上に形成する工程と、前記第２の導電体
膜、前記第３の膜、前記第１の導電体膜及び前記第２の
膜をパターニングして前記開口部及びその周辺に選択的
に残し、前記第１の膜の上方に残存した前記第１の導電
体膜及び前記第２の導電体膜を蓄積電極の形状にする工
程と、等方エッチングにより前記第２の膜及び第３の膜
を選択的に除去する工程と、前記蓄積電極表面を包み込
む誘電体膜を形成する工程と、前記第１の膜と前記第１
の導電体膜の間の間隙を含む前記誘電体膜の表面に第３
の導電体膜を成長して対向電極を形成する工程とを有す
ることを特徴とする半導体記憶装置の製造方法によって
解決する。
または、前記蓄積電極を形成する工程において、前記
第２の膜の一層目を残存させることを特徴とする前記半
導体記憶装置の製造方法によって解決される。
または、前記第２の導電体膜、前記第３の膜、前記第
１の導電体膜及び前記第２の膜のパターニングは、１枚
の露光マスクを使用するフォトリソグラフィー法によっ
てなされることを特徴とする半導体記憶装置の製造方法
によって解決される。
または、前記第１の膜を窒化シリコン、前記第２の膜
及び第３の膜を酸化シリコン、前記第１の導電体膜及び
第２の導電体膜をシリコンにより形成し、フッ酸を用い
て前記第２の膜及び前記第３の膜を選択的に除去するこ
とを特徴とする前記半導体記憶装置の製造方法によって
解決される。
または、前記第１の膜を酸化シリコン、前記第２の膜
及び第３の膜を窒化シリコン、前記第１の導電体膜及び
第２の導電体膜をシリコンにより形成し、リン酸を用い
て前記第２の膜及び前記第３の膜を選択的に除去するこ
とを特徴とする前記半導体記憶装置の製造方法によって
解決される。
または、前記開口部での前記第２の導電体膜は、凹状
に形成されていることを特徴とする前記半導体記憶装置
の製造方法によって解決される。
〔作 用〕
本発明の半導体記憶装置によれば、蓄積電極の上面、
下面及び側面を含み込むように対向電極が形成されてい
るので、従来例に比べて単位平面積あたりの蓄積容量を
増加することができる。
また、本発明の半導体記憶装置によれば、転送トラン
ジスタを覆う絶縁膜の上に間隙を介して少なくとも１層
形成された第１の導電体膜と、第１の導電体膜の上に間
隙を介して形成され、且つ一部が垂下して第１の導電体
膜を貫通して転送トランジスタの不純物拡散領域に電気
的に接続される第２の導電体膜とによって構成される蓄
積電極を有する蓄積容量を設けている。
即ち、蓄積電極を構成する最上層の導電体膜の垂下す
る部分によってそれより下の導電体膜を貫通して支持し
ているので、蓄積電極を構成する最下層の導電体膜と転
送トランジスタを覆う絶縁膜の間に間隙を形成して蓄積
電極を構成する最下層の導電体膜の下にも誘電体膜及び
対向電極を形成でき、これにより蓄積容量が増加する。
しかも、蓄積電極を構成する複数の導電体膜が１つ垂
下部によって支持されるので、複数の導電体膜の接続部
分がずれて導電体膜への荷重点がばらつくことはなく、
機械的な強度が高まる。しかも、複数の導電層の接続部
分を一致させるために接続部分での複数の高精度の位置
合わせが不要になり、歩留りが向上する。さらに蓄積電
極を構成する導電体膜をパターニングする際に、ゲート
電極及びフィールド絶縁膜を覆う絶縁膜はエッチングか
ら保護される。
また、その半導体記憶装置においては、転送トランジ
スタの不純物拡散領域と蓄積電極とを電気的に接続する
開口部の近傍を通る隣のワード線をその開口部近傍で屈
曲するようにしたので、多数形成されるダイナミックメ
モリセルの配置の自由度が高くなって高密度化に寄与す
る。
さらに、ワード線の延在方向において、蓄積電極の幅
を転送トランジスタの不純物拡散領域の幅よりも広くし
たので、蓄積電極の面積が広がって、蓄積容量が増加す
る。
また、複数の導電体膜の最上層を垂下してその下の導
電体層を貫通させてなる蓄積電極において、その垂下部
分を凹状に形成したので、蓄積電極の表面積がさらに広
くなって蓄積容量が増えるばかりでなく、その垂下部分
の構造が略有底筒状になるので、蓄積電極の層数が増え
ても垂直方向の荷重に対しての機械的強度が低下しな
い。
本発明の第１の半導体記憶装置の製造方法によれば、
転送トランジスタを覆う絶縁性の第１の膜を形成し、第
１の膜の上に材料が異なる第２の膜を形成し、転送トラ
ンジスタの不純物拡散領域を開口する開口部を第１の膜
及び第２の膜に形成し、開口部からゲート電極と隣のワ
ード線の上にまで延在する蓄積電極を第２の膜の上に形
成し、ついで、第２の膜を選択的に除去する工程と、蓄
積電極の下に形成された間隙を含む蓄積電極の表面に誘
電体膜を介して対向電極を形成する工程とを有してい
る。
即ち、蓄積電極のパターンを形成する際に、蓄積電極
が垂下しない側のゲート電極側部と基板との段差に蓄積
電極となる導電体膜が残らないようにオーバエッチング
する場合に、最終的に除去されないゲード電極及びフィ
ールド絶縁膜上を覆う絶縁性の第１の膜が、その上の第
２の膜（選択的に除去される膜）によって保護されるの
で、その第１の膜がエッチング雰囲気に曝されずに損傷
を受けることがない。この結果、第２の膜を等方エッチ
ングする際に、第１の膜の損傷部分を通してフィールド
絶縁膜がエッチングされて薄層化することがなくなり、
寄生容量の増加が防止される。
なお、絶縁膜に形成される開口部とその周辺の段差は
フィールド絶縁膜のバーズビークによって緩やかにな
り、蓄積電極を構成する導電体膜を形成する際に開口部
とその周辺でのカバレッジが良くなる。
また、本発明の第２の半導体記憶装置の製造方法によ
れば、転送トランジスタを覆う絶縁性の第１の膜を形成
し、第１の膜の上に材料が異なる第２の膜と第１の導電
体膜を少なくとも１層ずつ形成し、第１の導電体膜の上
に第３の膜を形成し、第３の膜から転送トランジスタの
不純物拡散領域に至る開口部を形成し、開口部内と第３
の膜上に第２の導電体膜を形成し、第２の導電体膜から
第２の膜までを蓄積電極の平面形状にパターニングし、
ついで、第２の膜と第３の膜を選択的に除去することよ
って第１の導電体膜と第２の導電体膜よりなる蓄積電極
を形成する工程を有している。
これにより、開口部内に形成された最上の導電体膜に
よりその下の複数の導電体膜を支持することによって蓄
積電極が形成される。したがって、蓄積電極を構成する
複数の導電体膜の接続部分を各層毎に一致させる精度が
要求されず、歩留りが向上するとともに、絶縁膜の開口
部を層毎に形成する手間が不用となってスループットが
向上する。
また、最上の導電体膜の一部を垂下させて下層の導電
体膜を保護することによって、転送トランジスタを覆う
絶縁膜と最下層の導電体膜との間に間隙を形成し、その
間隙内に誘電体膜と対向電極を形成しているので蓄積容
量がさらに増加する。
さらに、第２の導電体膜を開口部に垂下させてその断
面形状を凹状にしたのでその凹部の面積分だけ蓄積電極
の表面積が大きくなり、これにより蓄積容量が増える。
このため蓄積電極の形成領域の同一平面内に蓄積電極
面積を立体的に増加させることができる。これにより、
蓄積容量の増加させることが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明す
る。
第１〜８図は本発明の実施例に係る半導体装置とその
製造方法の説明図であり、第１図は本発明の第１の実施
例に係るDRAMセルの断面図である。
同図（ａ）は第１の実施例に係るDRAMセルの構造図で
あり、図において、121はｐ型エピタキシャル層を有す
るSi基板、122は選択ロコス酸化されたフィールド酸化
膜、123、124はAs+イオン等の不純物を拡散して形成さ
れる不純物拡散層であり、転送トランジスタT0のソース
やドレインである。
WL0はポリSi膜等により形成されるゲート電極であ
り、このゲート電極を延在させたものがDRAMセルにおい
てワード線となる。又、ソース124にはビット線（図示
せず）が接続される。125はゲート電極WL0を絶縁する絶
縁膜等であり、Si3N4膜により形成される。これ等によ
り転送トランジスタT0を構成する。
また130aは導電体膜で例えば不純物を含有したポリSi
膜により形成さる蓄積電極であり、断面樹枝構造を有し
ている。131は誘電体膜であり、不純物を含有したポリ
酸化Si膜130aの表面を熱酸化することにより形成され
る。なお、132は導電体膜で例えば不純物を含有したポ
リSi膜により形成される対向電極であり、蓄積電極130a
と誘電体膜131と共に蓄積容量C0を形成する。
これ等により第１の実施例に係るDRAMセルを構成す
る。
同図（ｂ）は本発明の第１の実施例に係る別のDRAMセ
ルの構造図であり、図において、蓄積電極130aを形成す
る不純物イオンを含有したポリSi膜130は、上部に複数
樹枝状に設けられている。これにより蓄積電極130aを包
み込む誘電体膜131の表面積は増加し、同図（ａ）のDRA
Mセルに比べて蓄積容量C0′を増加させることが可能と
なる。
第２図は本発明の第２の実施例に係るDRAMセルの断面
図である。
同図（ａ）は第２の実施例に係るDRAMセルの構造図で
あり、図において、21はｐ型エピタキシャル層を有する
Si基板、22は選択ロコス酸化されたフィールド酸化膜、
23、24はAs+イオン等の不純物を拡散して形成される不
純物拡散層であり、転送トランジスタT2のソースやドレ
インである。
WL3,WL4はポリSi膜等により形成されるゲート電極で
あり、このゲート電極WL3,WL4を延在させたものがDRAM
セルにおいてワード線となる。又、ソース24には不図示
のビット線が接続される。25はゲート電極WL3,WL4を絶
縁する酸化膜等であり、Si3N4膜により形成される。こ
れ等により転送トランジスタT2を構成する。
また30aは導電体膜で例えば不純物を含有したポリSi
膜により形成される蓄積電極であり、断面樹枝構造を有
している。この場合、蓄積電極30aのドレイン23に垂下
する部分は凹状（断面図Ｕ字状）に形成される。31は誘
電体膜であり、不純物を含有したポリSi膜30aの表面を
熱酸化することにより形成される。なお、32は導電体膜
で例えば不純物を含有したポリSi膜により形成される対
向電極であり、蓄積電極30aと誘電体膜31と共に蓄積容
量C2を形成する。
これ等により第２の実施例に係るDRAMセルを構成す
る。
同図（ｂ）は本発明の第２の実施例に係る別のDRAMセ
ルの構造図であり、図において蓄積電極30aは転送トラ
ンジスタT2′のゲート電極WL4,WL5を絶縁するSi3N4膜25
上に直接、設けられている。これにより蓄積電極30aを
包み込む誘電体膜31の表面積が減少し、同図（ａ）のDR
AMセルに比べて、蓄積容量C2′が減少するもののSiO2膜
26に係る製造工程を省略することが可能となる。
第３図は本発明の第３の実施例に係るDRAMセルの断面
図であり、同図（ａ）は第３の実施例に係るDRAMセルの
構造図である。
図において、第１の実施例に係るDRAMセルと同様に41
はエピタキシャル層等のSi基板、42はフィールド酸化
膜、43、44は不純物拡散層であり、転送トランジスタT3
のソースやドレインである。WL5,WL6はゲート電極であ
り、ワード線である。
45は絶縁膜等であり、Si3N4膜である。これ等により
第１実施例のDRAMセルと同様に転送トランジスタT3を構
成する。
また、51aは不純物を含有したポリSi膜により形成さ
れる蓄積電極であり、断面樹枝構造を有している。なお
52は誘電体膜であり、53は対向電極である。また、C3は
蓄積電極51a、誘電体膜52及び対向電極により構成され
る蓄積容量である。
これ等により第３の実施例に係るDRAMセルを構成し、
第２のDRAMセルに比べて、蓄積電極面積が若干少なくな
るため、蓄積容量がわずかに少なくなる。反面、蓄積電
極を構成するポリSi膜相互の接触面積が大きく剥れ等の
トラブルが生じにくい。
第４図は本発明の第１の実施例に係るDRAMセルの形成
工程図である。
図において、まずエピタキシャル層等のSi基板121に
選択ロコス（LOCOS）法等により熱酸化して、フィール
ド酸化膜122を形成し、さらに所望のAs+イオン等の不純
物イオンをSi基板121に注入する。その後熱処理をし、n
+不純物拡散層123,124を形成する。なおn+不純物拡散層
123,124は転送トランジスタT0のソース，ドレインとな
る。
さらにSiO2膜（ゲート酸化膜）を介してポリSi膜等に
よりゲート電極WL0を形成する。なおゲート電極WL0はDR
AMセルにおけるワード線となる（図図（ａ））。
次いでゲート電極WL0を減圧CVD法で形成した膜厚1000
Å程度のSi3N4（又はSiO2）膜125により絶縁し、さらに
同程度の膜厚によりSiO2（又はSi3N4）膜126を形成する
（同図（ｂ））。
次に不図示のレジスト膜をマスクにしてSiO2膜126とS
i3N4膜125とをRIE法等の異方性エッチングにより開口
し、開口部129を設ける。なお、開口部129は後工程の蓄
積電極130aとドレイン124とのコンタクトホールとなる
（同図（ｃ））。
次に開口部129を設けたSi基板121の全面に減圧CVD法
等による膜厚1000Å程度の不純物イオンをドープしたポ
リSi膜130を形成し、パターニングする（同図
（ｄ））。
次いで、HF（フッ酸）の水溶液による等方性エッチン
グによりSiO2膜126を全面除去し、蓄積電極130aを形成
する。なおゲート電極WL0を絶縁するSi3N4膜125はHF液
に瀑れてもエッチングされない。その結果、蓄積電極13
0aは断面樹枝構造となる（同図（ｅ））。
次に蓄積電極130aの表面を熱酸化して、SiO2膜等の誘
電体膜131を形成する（同図（ｆ））。
さらに誘電体膜131を包み込む不純物イオンをドープ
したポリSi膜132を減圧CVD法等より全面に形成し、それ
をパターニングすることにより対向電極132aを形成する
（同図（ｇ））。
これにより第１図（ａ）に示すような第１の実施例に
係るDRAMセルを製造することができる。なお対向電極13
2aをカバーする絶縁膜としてPSG膜等の絶縁工程やビッ
ト線の配線工程等を継続して行う。
第５図は本発明の第２の実施例に係るDRAMセルの形成
工程図である。
図において、まずエピタキシャル層等のSi基板21に選
択ロコス（LOCOS）法等により熱酸化して、フィールド
酸化膜22を形成し、さらに所望のAs+イオン等の不純物
イオンをSi基板21に注入する。その後熱処理をし、n+不
純物拡散層23,24を形成する。なおn+不純物拡散層23,24
は転送トランジスタT2のソース，ドレインとなる。
更にSiO2膜（ゲート酸化膜）を介してポリSi膜等によ
りゲート電極WL3,WL4を形成する。なおゲート電極WL3,W
L4はDRAMセルにおけるワード線となる。次いでゲート電
極WL3,WL4を減圧CVD法で形成した膜厚1000Å程度のSiO2
（又はSi3N4）膜25により絶縁する（同図（ａ））。
次にSi3N4膜25上に全面に減圧CVD法等による膜厚1000
Å程度のSiO2膜26と、膜厚1000Å程度の不純物イオンを
ドープしたポリSi膜27と、膜厚1000Å程度のSiO2膜とを
減圧CVD法等により順次積層して形成する。なお、該SiO
2膜26とポリSi膜27とを二層に積層する工程は、所望に
よりＮ回継続して行う。さらにレジスト膜33をパターニ
ングする（同図（ｂ））。
次いでパターニングされたレジスト膜３をマスクとし
て、選択的にSiO2膜28と不純物イオンを含有したポリSi
膜27と、SiO2膜26と、Si3N4膜とをRIE等の異方性エッチ
ングにより除去して開口し、開口部29を形成する。なお
エッチングガスはSiO2膜に対してCF4/O2、ポリSi膜に対
してCCl4/O2を用いる。
さらに開口部29を設けたSiO2膜28の全面にCVD法によ
り膜厚1000Å程度の不純物を含有したポリSi膜30を形成
する（同図（Ｃ））。
その後不図示のレジスト膜をマスクにして、ポリSi膜
30と、SiO2膜28と、ポリSi膜27とをRIE等の異方性エッ
チングによりパターニングする（同図（ｄ））。
次にHF（フッ酸）等の等方性エッチングにより、SiO2
膜28と、SiO2膜26とを全面除去し、蓄積電極30aを形成
する。なおゲート電極WL3,WL4を絶縁するSi3N4膜25は、
HF液に瀑れてもエッチングされない。その結果蓄積電極
30aは断面樹枝構造となる。なお絶縁膜25をSiO2膜、他
の絶縁膜26,28をSi3N4膜として同図（ｅ）の形成工程で
リン酸エッチングをしても同様の結果がえられる（同図
（ｅ））。
次いで、蓄積電極30aの表面を熱酸化して、SiO2膜等
の誘電体膜31を形成する（同図（ｆ））。
その後の形成工程は第１の実施例に係るDRAMセルと同
様に、誘電体膜31を包み込む不純物イオンやドープした
ポリSi膜32をパターニングして対向電極32aを形成す
る。これにより第２図（ａ）に示すような第２の実施例
に係るDRAMセルを製造することができる。
第６図は第２の実施例に係る別のDRAMセルの形成工程
図である。
図において、まずエピタキシャル層等のSi基板21に選
択ロコス（LOCOS）法等により熱酸化して、フィールド
酸化膜22を形成し、さらに所望のAs+イオン等の不純物
イオンをSi基板21に注入する。その後熱処理をし、n+不
純物拡散層23,24を形成する。なおn+不純物拡散層23,24
は転送トランジスタT2のソース，ドレインとなる。
さらにSiO2膜（ゲート酸化膜）を介してポリSi膜等に
よりゲート電極WL3,WL4を形成する。なおゲート電極W
L3,WL4はDRAMセルにおけるワード線となる。次いでゲー
ト電極WL3,WL4を減圧CVD法で形成した膜厚1000Å程度の
SiO2（又はSi3N4）膜25により絶縁する（同図
（ａ））。
次にSi3N4膜25上の全面に減圧CVD法等による膜厚1000
Å程度の不純物イオンをドープしたポリSi膜27と、膜厚
1000Å程度のSiO2膜とを減圧CVD法等により順次積層し
て形成する。なお、該SiO2膜26と該ポリSi膜27とを二層
に積層する工程は、所望によりＮ回継続して行う。その
後レジスト膜33をパターニングする（同図（ｂ））。
次いでパターニングされたレジスト膜33をマスクとし
て選択的にSiO2膜28と不純物イオンを含有したポリSi膜
27と、Si3N4膜とをRIE等の異方性エッチングにより除去
して開口し、開口部29を形成する。なおエッチングガス
はSiO2膜に対してCF4/O2、ポリSi膜に対してCCl4/O2を
用いる（同図（ｃ））。
さらに開口部29を設けたSiO2膜28の全面にCVD法によ
り膜厚1000Å程度の不純物を含有したポリSi膜30を形成
し、その後不図示のレジスト膜をマスクにして、ポリSi
膜30と、SiO2膜28と、ポリSi膜27とをRIE等の異方性エ
ッチングによりパターニングする（同図（ｄ））。
次にHF（フッ酸）等の等方性エッチングにより、SiO2
膜28を全面除去し、蓄積電極30aを形成する。なおゲー
ド電極WL3,WL4を絶縁するSi3N4膜25は、HF液に瀑れても
エッチングされない。その結果蓄積電極30aは断面樹枝
構造となる（同図（ｅ））。
なお、同図（ｅ）の形成工程後は第１の実施例と同様
に蓄積電極30aの表面を熱酸化して、SiO2膜等の誘電体
膜31を形成し、その後対向電極32として不純物イオンを
ドープしたポリSi膜をCVD法により全面に形成すること
により行う。
これにより第２図（ｂ）に示すような第２の実施例に
係る別のDRAMセルを製造することができる。
第７図は本発明の第３の実施例に係るDRAMセルの形成
工程図である。
図において、まずエピタキシャル層等のSi基板41に選
択ロコス（LOCOS）法等により熱酸化して、フィールド
酸化膜42を形成し、さらに所望のAs+イオン等の不純物
イオンをSi基板21に注入する。その後熱処理をし、n+不
純物拡散層43,44を形成する。なおn+不純物拡散層42,44
は転送トランジスタT3のソース、ドレインとなる。
さらにSiO2膜（ゲート化膜）を介して、ポリSi膜等に
よりゲート電極WL5,WL6を形成する。なおゲート電極W
L5,WL6はワード線となる。次いで、ゲード電極WL5,WL6
を膜厚1000Å程度のSi3N4膜45により絶縁する（同図
（ａ））。
次にSi3N4膜45上の全面に、CVD法等による膜厚1000Å
程度のSiO2膜46を形成する（同図（ｂ））。
次いで、不図示のレジスト膜をマスクとして、選択的
にSiO2膜46と、Si3N4膜45とをRIE等の異方性エッチング
により除去して開口し、開口部47を形成する。なおエッ
チングガスはCF4/O2を用いる（（Ｃ））。
さらに、開口部47を設けたSi基板41の全面に膜厚1000
Å程度の不純物を含有したポリ。Si膜48をCVD法で形成
し、さらにCVD法等によりSiO2膜膜49をポリSi膜48上の
全面に形成．る（同図（ｄ））。
次いで、CF4/O2ガスを用いたRIE等によりSiO2膜49を
開口し、ポリSi膜48を露出する開口部50を形成する（同
図（ｅ））。
その後、開口部50を設けたSiO2膜49上の全面に不純物
イオンを含有したポリSi膜51を減圧CVD法等により形成
する（同図（ｆ））。
次に不図示のレジスト膜をマスクにして、ポリSi膜5
1、SiO2膜49及びポリSi膜48を所定ガスを用いたRIE等に
よりパターニングする（同図（ｇ））。その後HF液等の
等法性エッチングにより、残存しているSiO2膜49とSiO2
膜46とを全面除去し、蓄積電極51aを形成する。なお、
ゲート電極WL5、WL6を絶縁するSi3N4膜45はHF液に瀑れ
てもエッチングされない。また蓄積電極51aは、断面樹
枝構造となる（同図（ｇ））。
なお同図（ｈ）の形成工程後は第１の実施例と同様で
あり、誘電体膜52及び対向電極53を形成することによ
り、第３図（ａ）に示すような第３の実施例に係るDRAM
セルを製造することができる。
なお、第2,第３の実施例においては、第１のポリSi膜
（27,48）と、第２のポリSi膜（30,51）を同一のレジス
トにてパターニングしたが、第１のポリSi膜（27,48）
をパターニングした後、第３のSiO2膜（28,49）を形成
しても良い。この場合、第２のポリSi膜（30,51）のエ
ッチング後、同一のレジストにて、第３のSiO2膜（27,4
8）をエッチングする必要はない。
また、第2,3の実施例において、第２のSiO2膜（26,4
6）の形成を省略することにより第２図（ｂ）、第３図
（ｂ）に示すような第2,第３の実施例に係る別のDRAMセ
ルを製造することができる。
第８図は本発明の第１、２、３の実施例に係る各DRAM
の平面図である。図において、実線で示すWL0,WL3又はW
L5、WL4又はWL6はワード線であり、一点鎖線で示すBLは
ビット線である。
なお、二点鎖線で示す130a,30a又は51aは蓄積電極で
あり、破線で示す領域はソース、ドレインの不純物拡散
層が形成される領域を示し、ワード線の延在方向におい
て蓄積電極の幅は不純物拡散層の幅よりも広くなってい
る。そのワード線はコンタクト部分近傍で屈曲してい
る。また54は転送トランジスタT2のソース23又は43とビ
ット線を接続するソースコンタクト部分であり、29又は
47は蓄積電極130a,30a又は51aと転送トランジスタT2の
ドレイン124,24又は44とを接続するドレインコンタクト
部分である。
このようにして、第1,2,3のDRAMセルによれば蓄積電
極130a,30a又は51aが断面樹枝構造を有しているので誘
電体膜131,31又は52を挟み込む蓄積電極面積を従来例に
比べて増加させることができる。これにより、蓄積容量
C0,C2,C3を増加させることが可能となる。
また第1,2,3のDRAMセルの製造方法によれば、SiO2膜1
26,26、28又は46、49と、不純物イオンを含有するポリS
i膜27、130,30又は48、51とを二層に積層する工程をＮ
回継続することと、Ｎ回継続したSiO2膜126,26、28又は
46、49と、ポリSi膜27、130,30又は48、51とを選択的に
除去することと、その後にＮ回継続したSiO2膜126,26、
28又は46、49のみを等方性エッチングすることにより断
面樹枝構造の蓄積電極130a,30a又は51aを形成すること
が可能となる。
このため第８図に示すような蓄積電極130a,30a又は51
aの形成領域の同一平面内に蓄積電極面積を立体的に増
加させることができる。これにより蓄積容量C0,C2,C3を
増加させることが可能となる。
〔発明の効果〕
以上説明したように本発明によれば、蓄積電極面積を
立体的に増加させることができる。このため従来例の同
一平面内に形成される蓄積容量に対して本発明によれば
約２〜３倍程度の蓄積容量を形成することが可能とな
る。
また、本発明の半導体記憶装置によれば、転送トラン
ジスタを覆う絶縁膜の上に間隙を介して少なくとも１層
形成された第１の導電体膜と、第１の導電体膜の上に間
隙を介して形成され、且つ一部が垂下して第１の導電体
膜を貫通して転送トランジスタの不純物拡散領域に電気
的に接続される第２の導電体膜とによって構成される蓄
積電極を有する蓄積容量を設けたので、蓄積電極を構成
する最下層の導電体膜と転送トランジスタを覆う絶縁膜
の間に間隙を形成して蓄積電極を構成する最下層の導電
体膜の下にも誘電体膜及び対向電極を形成でき、これに
より蓄積容量を増加することができる。
また、蓄積電極を構成する複数の導電体膜が１つの垂
下部によって支持されるので、複数の導電体膜の接続部
分がずれて導電体膜への荷重点がばらつくことはなく、
機械的な強度を高めることができる。しかも、複数の導
電層の接続部分を一致させるために接続部分での複数の
高精度の位置合わせが不要になり、歩留りが向上する。
さらに、蓄積電極を構成する導電体膜をパターニングす
る際に、ゲート電極及びフィールド絶縁膜を覆う絶縁膜
をエッチングから保護できる。
また、半導体記憶装置においては、転送トランジスタ
の不純物拡散領域と蓄積電極とを電気的に接続する開口
部の近傍を通る隣のワード線をその開口部近傍で屈曲す
るようにしたので、多数形成されるダイナミックメモリ
セルの配置の自由度が高くなって高密度化に寄与するこ
とができる。
さらに、ワード線の延在方向において、蓄積電極の幅
を転送トランジスタの不純物拡散領域の幅よりも広くし
たので、蓄積電極の面積が広がって、蓄積容量を増加す
ることができる。
また、複数の導電体膜を最上層を垂下してその下の導
電体膜を貫通させてなる蓄積電極において、その垂下部
分を凹状に形成したので、蓄積電極の表面積がさらに広
くなって蓄積容量が増えるばかりでなく、その垂下部分
の構造が略有筒状になるので、蓄積電極の層数が増えて
も垂直方向の荷重に対しての機械的強度の低下を防止す
ることができる。
本発明の第１の半導体記憶装置の製造方法によれば、
転送トランジスタを覆う絶縁性の第１の膜を形成し、第
１の膜の上に材料が異なる第２の膜を形成し、転送トラ
ンジスタの不純物拡散領域を開口する開口部を第１の膜
及び第２の膜に形成し、開口部からゲート電極及び隣の
ワード線の上にまで延在する蓄積電極を第２の膜の上に
形成し、ついで、第２の膜を選択的に除去する工程と、
蓄積電極の下に形成された間隙を含む蓄積電極の表面に
誘電体膜を介して対向電極を形成する工程とを有してい
る。
これにより、蓄積電極のパターンを形成する際に、蓄
積電極が垂下しない側のゲード電極側部と基板との段差
に蓄積電極となる導電体膜が残らないようにオーバエッ
チングする際に、最終的に除去されないゲート電極及び
フィールド絶縁膜上を覆う絶縁性の第１の膜が、その上
の第２の膜（選択的に除去される膜）によって保護され
るので、その第１の膜がエッチング雰囲気に曝されずに
損傷を受けることがなく、これにより第２の膜を等方エ
ッチングする際に、第１の膜の損傷部分を通してフィー
ルド絶縁膜がエッチングされて薄層化することがなくな
り、寄生容量の増加を防止できる。
なお、開口部とその周辺の段差をフィールド絶縁膜の
バーズビークによってなだらかにすると、蓄積電極を構
成する導電体膜を形成する際に開口部とその周辺のステ
ップカバレッジを良くできる。
本発明の第２の半導体記憶装置を製造方法によれば、
転送トランジスタを覆う絶縁性の第１の膜を形成し、第
１の膜の上に材料が異なる第２の膜と第１の導電体膜を
少なくとも１層ずつ形成し、第１の導電体膜の上に第３
の膜を形成し、第３の膜から転送トランジスタの不純物
拡散領域に至る開口部を形成し、開口部内と第３の膜上
に第２の導電体膜を形成し、第２の導電体膜から第２の
膜までを蓄積電極の平面形状にパターニングし、つい
で、第２の膜と第３の膜を選択的に除去することによっ
て第１の導電体膜と第２の導電体膜よりなる蓄積電極を
形成する工程を有している。したがって、開口部内に形
成された最上の導電体膜によってその下の複数の導電体
膜を支持することにより蓄積電極が形成され、これによ
り蓄積電極を構成する複数の導電体膜の接続部分を各層
毎に一致させる精度が要求されず、歩留りが向上すると
ともに、絶縁膜の開口部を層毎に形成する手間が不用と
なってスループットを向上できる。
また、最上の導電体膜の一部を垂下させて下層の導電
体膜を保持することによって、転送トランジスタを覆う
絶縁膜と最下層の導電体膜との間に間隙を形成し、その
間隙内に誘電体膜と対向電極を形成しているので蓄積容
量をさらに増加できる。
さらに、第２の導電体膜を開口部に垂下させてその断
面形状を凹状にしたのでその凹部の面積分だけ蓄積電極
の表面積を大きくして蓄積容量を増やすことができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るDRAMセルの構造
図、 第２図は本発明の第２の実施例に係るDRAMセルの構造
図、 第３図は本発明の第３の実施例に係るDRAMセルの構造
図、 第４図は本発明の第１の実施例に係るDRAMセルの形成工
程図、 第５図は本発明の第２の実施例に係るDRAMセルの形成工
程図、 第６図は本発明の第２の実施例に係る別のDRAMセルの形
成工程図、 第７図は本発明の第３の実施例に係る別のDRAMセルの形
成工程図、 第８図は本発明の各実施例に係るDRAMセルの平面図、 第９図は従来例に係るDRAMセルの説明図である。 （符号の説明） T0,T1〜T3……転送トランジスタ、 C0,C1〜C3……蓄積容量、 1,121,21,41……Si基板（半導体基板）、 2,122,22,42……フィールド酸化膜（フィールド絶縁
膜）、 3,123,23,43……ドレイン（不純物拡散層）、 4,124,24,44……ソース（不純物拡散層）、 5,125,25,45……Si3N4膜（絶縁膜）、 6,130a,30a,51a……蓄積電極、 7,131,31,52……誘電体膜、 8,132a,32a,53a……対向電極、 ９……PSG膜、 126,26,28,46,49……SiO2膜（絶縁膜）、 27,130,30,32,48,51,53……ポリSi膜（導電体膜）、 29,47……開口部（ドレインコンタクト部分）、 50……開口部、 54……ソースコンタクト部分、 WL0,WL,WL1〜WL6……ワード線（ゲート電極）、 BL,BL1……ビット線。

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】フィールド絶縁膜によって画定された領域
    内に形成された一対の不純物拡散領域とワード線の一部
    をなすゲート電極とを備えた転送トランジスタと、蓄積
    容量とを有するダイナミックメモリセルを備え、 前記転送トランジスタは絶縁膜により覆われ、 前記蓄積容量は、 前記絶縁膜上に間隙を介して形成された少なくとも１枚
    の第１の導電体膜と、該第１の導電体膜上に間隔をおい
    て形成され且つ一部が垂下して該第１の導電体膜を貫通
    し且つ前記絶縁膜の開口部を介して前記不純物拡散領域
    の一方に電気的に接続された第２の導電体膜とを有する
    蓄積電極と、 前記蓄積電極表面に形成された誘電体膜と、 前記絶縁膜と前記蓄積電極の隙間を含んで前記誘電体膜
    上に前記蓄積電極を包み込むように形成された第３の導
    電体膜よりなる対向電極とを具備する ことを特徴とする半導体記憶装置。
  2. 【請求項２】前記第１の導電体膜及び前記第２の導電体
    膜は、前記ゲート電極と前記フィールド絶縁膜と前記フ
    ィールド絶縁膜上の隣の前記ワード線との上に延在して
    いることを特徴とする特許請求の範囲第１項記載の半導
    体記憶装置。
  3. 【請求項３】前記フィールド絶縁膜上に配置される前記
    ワード線は、前記開口部近傍で屈曲していることを特徴
    とする特許請求の範囲第１項記載の半導体記憶装置。
  4. 【請求項４】前記ワード線の延在方向において、前記蓄
    積電極の幅は前記転送トランジスタの前記不純物拡散領
    域の幅よりも広いことを特徴とする特許請求の範囲第１
    項記載の半導体記憶装置。
  5. 【請求項５】前記第２の導電体膜のうち前記不純物拡散
    領域に垂下する部分は凹状に形成されていることを特徴
    とする特許請求の範囲第１項記載の半導体記憶装置。
  6. 【請求項６】前記第１の導電体膜は、間隔をおいて膜厚
    方向に複数形成され且つ前記第２の導電体膜の前記垂下
    部分に支持されていることを特徴とする特許請求の範囲
    第１項記載の半導体記憶装置。
  7. 【請求項７】フィールド絶縁膜で画定された半導体基板
    上の領域に一対の不純物拡散領域とゲート電極とを含む
    複数の転送トランジスタを形成するとともに、該フィー
    ルド絶縁膜上に配置されてその一部が該ゲート電極とし
    て機能するワード線を形成する工程と、 前記転送トランジスタを覆う絶縁性の第１の膜を形成す
    る工程と、 前記第１の膜とは異なる材料よりなる第２の膜を前記第
    １の膜上に形成する工程と、 前記第１の膜及び前記第２の膜をパターニングして前記
    一対の不純物拡散領域の一方の上に開口部を形成する工
    程と、 前記開口部を通して前記一対の不純物拡散領域の一方に
    電気的に接続される第１の導電体膜を前記第２の膜上に
    積層する工程と、 前記第１の導電体膜をパターニングすることによって、
    前記開口部から端部にかけた部分が前記ゲート電極と前
    記フィールド絶縁膜上の隣のワード線の上に延在する蓄
    積電極のパターンを形成する工程と、 等方性エッチングにより前記第２の膜を選択的に除去す
    る工程と、 前記第１の導電体膜の表面に誘電体膜を形成する工程
    と、 前記第１の膜と前記蓄積電極の間と前記蓄積電極の上面
    及び側面の上に前記誘電体膜を介して第２の導電体膜を
    成長して対向電極を形成する工程と を有することを特徴とする半導体記憶装置の製造方法。
  8. 【請求項８】前記第１の膜を窒化シリコン、前記第２の
    膜を酸化シリコン、前記第１の導電体膜をシリコンによ
    り形成し、フッ酸を用いて前記第２の膜を選択的に除去
    することを特徴とする特許請求の範囲第７項記載の半導
    体記憶装置の製造方法。
  9. 【請求項９】前記第１の膜を酸化シリコン、前記第２の
    膜を窒化シリコン、前記第１の導電体膜をシリコンによ
    り形成し、リン酸を用いて前記第２の膜を選択的に除去
    することを特徴とする特許請求の範囲第７項記載の半導
    体記憶装置の製造方法。
  10. 【請求項１０】フィールド絶縁膜で画定された半導体基
    板上の領域に一対の不純物拡散領域とゲート電極とを含
    む転送トランジスタを形成する工程と、 前記転送トランジスタを覆う絶縁性の第１の膜を形成す
    る工程と、 前記第１の膜とは異なる材料よりなる第２の膜と第１の
    導電体膜とを少なくとも１層、前記第１の膜上に順に形
    成する工程と、 前記第１の導電体膜上に第３の膜を形成する工程と、 前記第３の膜から前記一対の不純物拡散領域の一方に達
    する開口部を形成する工程と、 前記開口部を通して前記一対の不純物拡散領域の一方に
    電気的に接続される第２の導電体膜を前記第３の膜上に
    形成する工程と 前記第２の導電体膜、前記第３の膜、前記第１の導電体
    膜及び前記第２の膜をパターニングして前記開口部及び
    その周辺に選択的に残し、前記第１の膜の上方に残存し
    た前記第１の導電体膜及び前記第２の導電体膜を蓄積電
    極の形状にする工程と、 等方エッチングにより前記第２の膜及び第３の膜を選択
    的に除去する工程と、 前記蓄積電極表面を包み込む誘電体膜を形成する工程
    と、 前記第１の膜と前記第１の導電体膜の間の間隙を含む前
    記誘電体膜の表面に第３の導電体膜を成長して対向電極
    を形成する工程と を有することを特徴とする半導体記憶装置の製造方法。
  11. 【請求項１１】前記蓄積電極を形成する工程において、
    前記第２の膜の一層目を残存させることを特徴とする特
    許請求の範囲第10項記載の半導体記憶装置の製造方法。
  12. 【請求項１２】前記第２の導電体膜、前記第３の膜、前
    記第１の導電体膜及び前記第２の膜のパターニングは、
    １枚の露光マスクを使用するフォトリソグラフィー法に
    よってなされることを特徴とする特許請求の範囲第10項
    記載の半導体記憶装置の製造方法。
  13. 【請求項１３】前記第１の膜を窒化シリコン、前記第２
    の膜及び第３の膜を酸化シリコン、前記第１の導電体膜
    及び第２の導電体膜をシリコンにより形成し、フッ酸を
    用いて前記第２の膜及び前記第３の膜を選択的に除去す
    ることを特徴とする特許請求の範囲第10項記載の半導体
    記憶装置の製造方法。
  14. 【請求項１４】前記第１の膜を酸化シリコン、前記第２
    の膜及び第３の膜を窒化シリコン、前記第１の導電体膜
    及び第２の導電体膜をシリコンにより形成し、リン酸を
    用いて前記第２の膜及び前記第３の膜を選択的に除去す
    ることを特徴とする特許請求の範囲第10項記載の半導体
    記憶装置の製造方法。
  15. 【請求項１５】前記開口部での前記第２の導電体膜は、
    凹状に形成されていることを特徴とする特許請求の範囲
    第10項記載の半導体記憶装置の製造方法。
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