JPS5824022B2 - Ｍｏｓ型半導体記憶装置の製造方法 - Google Patents
Ｍｏｓ型半導体記憶装置の製造方法Info
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- JPS5824022B2 JPS5824022B2 JP54132807A JP13280779A JPS5824022B2 JP S5824022 B2 JPS5824022 B2 JP S5824022B2 JP 54132807 A JP54132807 A JP 54132807A JP 13280779 A JP13280779 A JP 13280779A JP S5824022 B2 JPS5824022 B2 JP S5824022B2
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、２次元的面積が小さくて、かつ大きな記憶
静電容量となるメモリセル構造を有するＭＯ８型半導体
記憶装置の製造方法に関する。
静電容量となるメモリセル構造を有するＭＯ８型半導体
記憶装置の製造方法に関する。
従来のＭＯ８型半導体記憶装置の製造方法をＩＴｒ／Ｉ
Ｃ型セル構造で１層ポリシリコン配線プロセスを例にと
り、第１図で説明する。
Ｃ型セル構造で１層ポリシリコン配線プロセスを例にと
り、第１図で説明する。
また、第２図はメモリセル回路図であり、この第２図に
示すメモリセル回路を第１図ａないし第１図ｅにより製
造するものである。
示すメモリセル回路を第１図ａないし第１図ｅにより製
造するものである。
第１図ａないし第１図ｅと第２図における１は基板、（
半導体基板）、２は非能動領域上の厚い酸化膜、３は能
動領域上の薄い誘電体絶縁膜、４は多結晶シリコン、４
１は記憶容量部上の多結晶シリコン、４２はワード線に
つながる転送トランジスタゲート上の多結晶シリコン、
５は中間絶縁膜、６はビット線につながるドレインとな
る不純物拡散層、６′は容量の第１の電極につながる不
純物拡散層、７は配線メタル、８は表面保護膜である。
半導体基板）、２は非能動領域上の厚い酸化膜、３は能
動領域上の薄い誘電体絶縁膜、４は多結晶シリコン、４
１は記憶容量部上の多結晶シリコン、４２はワード線に
つながる転送トランジスタゲート上の多結晶シリコン、
５は中間絶縁膜、６はビット線につながるドレインとな
る不純物拡散層、６′は容量の第１の電極につながる不
純物拡散層、７は配線メタル、８は表面保護膜である。
さて、従来のＭＯ８型半導体装置の製造方法は一般的Ｓ
ｉ３Ｎ４とパッド５ｉｎ２をマスクとして選択酸化を行
い、マスク・Ｓｉ３Ｎ４およびパッドＳｉＯ２を除去し
た状態が第１図ａである。
ｉ３Ｎ４とパッド５ｉｎ２をマスクとして選択酸化を行
い、マスク・Ｓｉ３Ｎ４およびパッドＳｉＯ２を除去し
た状態が第１図ａである。
次に、薄いゲートとなるＳｉＯ２の薄い誘電体絶縁膜３
を基板１における能動領域上に第１図すに示すように全
面的に形成する。
を基板１における能動領域上に第１図すに示すように全
面的に形成する。
その後、多結晶シリコン４を全面に被着する（第１図Ｃ
）。
）。
次に、記憶容量部上の多結晶シチコン４１および転送ト
ランジスタゲート上の多結晶シリコン４２を第１図ｄに
示すように選択形成する。
ランジスタゲート上の多結晶シリコン４２を第１図ｄに
示すように選択形成する。
その後は通常の製造方法により、第１図ｅに示すごとく
、最終構造を形成する。
、最終構造を形成する。
なお、第２図における４１ａは容量部、４１ｂはワード
線、４１ｃはビット線を示し、ＶＤＤは電源電位を示す
。
線、４１ｃはビット線を示し、ＶＤＤは電源電位を示す
。
ところで、上述のような従来のＭＯ８型半導体装置の製
造方法によると、第１図ｄにおける記憶容量部の大きさ
は能動領域上の多結晶シリコン４１の２次元的面積で決
定される。
造方法によると、第１図ｄにおける記憶容量部の大きさ
は能動領域上の多結晶シリコン４１の２次元的面積で決
定される。
すなわち、記憶電荷量も２次元的面積で決定されるため
、ＶＬＳＩ化を進める上で必然的にセルサイズ縮小が記
憶容量の減少に直結し、回路動作余裕の厳しさによる歩
留り低下およびアルファ線による誤動作となる欠点があ
った。
、ＶＬＳＩ化を進める上で必然的にセルサイズ縮小が記
憶容量の減少に直結し、回路動作余裕の厳しさによる歩
留り低下およびアルファ線による誤動作となる欠点があ
った。
この発明は、上記従来の欠点を除去するためになされた
もので、記憶容量部を３次元的に構成することにより、
２次元的に小面積でも大きな記憶容量を得ることができ
るＭＯ８型半導体装置の製造方法を提供することを目的
とする。
もので、記憶容量部を３次元的に構成することにより、
２次元的に小面積でも大きな記憶容量を得ることができ
るＭＯ８型半導体装置の製造方法を提供することを目的
とする。
以下、この発明のＭＯ８型半導体装置の製造方法の実施
例について図面に基づき説明する。
例について図面に基づき説明する。
第３図ｇないし第３図ｉはその一実施例の工程説明図で
あり、第４図は第３図ｇないし第３図１の工程順序によ
り得られるメモリセルの回路図である。
あり、第４図は第３図ｇないし第３図１の工程順序によ
り得られるメモリセルの回路図である。
この第３図ｇ〜第３図ｉおよび第４図において。
第１図ｇ〜第１図ｅ、第２図と同一部分は同一符号を付
して説明を行うことにする。
して説明を行うことにする。
第３図ｇに示す工程は第１図ｇと同様であり。
従来と同様にして選択酸化を行って、酸化膜２を基板１
の非能動領域上に厚く形成する。
の非能動領域上に厚く形成する。
次に、第３図すに示すように、基板１の能動領域上に薄
い下敷きとなるＳｉＯ２の酸化膜９を形成するとともに
、このＳｉＯ２と選択エッチ性の高い膜、たとえば、Ｓ
ｉ３ Ｎ４またはＰＳＧ（フォスフオシリケードガラ
ス）１０を全面に被着させる。
い下敷きとなるＳｉＯ２の酸化膜９を形成するとともに
、このＳｉＯ２と選択エッチ性の高い膜、たとえば、Ｓ
ｉ３ Ｎ４またはＰＳＧ（フォスフオシリケードガラ
ス）１０を全面に被着させる。
次に、記憶容量部となるべき領域の酸化膜９およびＰＳ
Ｇまたは５１３Ｎ４１０を一部選択除去し。
Ｇまたは５１３Ｎ４１０を一部選択除去し。
第３図Ｃのように、基板１を領域１１において露出させ
る。
る。
この領域１１は第１の多結晶シリコンが基板１と直接接
触する領域である。
触する領域である。
その後、全面に不純物を含有した第１の多結晶シリコン
体１２を第３図ｄに示すごとくに被着し、はぼ１セルの
記憶容量部となるべき領域の全面を覆う形状で、第１の
多結晶シリコン体１２を選択形成する。
体１２を第３図ｄに示すごとくに被着し、はぼ１セルの
記憶容量部となるべき領域の全面を覆う形状で、第１の
多結晶シリコン体１２を選択形成する。
次いで、残存するＰＳＧまたは５ｉ３Ｎ４１ｏおよび酸
化膜９を選択および全面除去すると、基板１と一体化し
かつ記憶容量部上に、上部において拡がる第１の多結晶
シリコン体１２を第３図ｅのごとくに形成する。
化膜９を選択および全面除去すると、基板１と一体化し
かつ記憶容量部上に、上部において拡がる第１の多結晶
シリコン体１２を第３図ｅのごとくに形成する。
次に、第３図ｆに示すごとく、第１の多結晶シリコン体
１２の全面に熱酸化を行うことにより。
１２の全面に熱酸化を行うことにより。
薄いゲート絶縁膜となる５ｉＯ２３１を形成する。
続いて、第３図ｇに示すように、全面に不純物を含有し
た第２の多結晶シリコン１３を被着する。
た第２の多結晶シリコン１３を被着する。
このとき、たとえば、減圧ＣＶＤ（ケミカル・ベーパ・
デポジション）法を使用すれば、第１の多結晶シリコン
体１２の全面をＳ ｉ０２３１を介して完全に覆い、か
つ第２の多結晶シリコン体１３の膜厚を適当にすれば、
第１の多結晶シリコン体１２の基板１の面上に拡がる間
をも完全に第２の多結晶シリコン体１３により充填する
こともできる（第３図ｇ）。
デポジション）法を使用すれば、第１の多結晶シリコン
体１２の全面をＳ ｉ０２３１を介して完全に覆い、か
つ第２の多結晶シリコン体１３の膜厚を適当にすれば、
第１の多結晶シリコン体１２の基板１の面上に拡がる間
をも完全に第２の多結晶シリコン体１３により充填する
こともできる（第３図ｇ）。
次に、第１図の記憶容量部上の多結晶シリコン体４１．
ワード線４１ｂにつながる多結晶シリコン体４２にそれ
ぞれ相当する形状で第２図の多結晶シリコン１３１，１
３２を選択形成する（第３図ｈ）。
ワード線４１ｂにつながる多結晶シリコン体４２にそれ
ぞれ相当する形状で第２図の多結晶シリコン１３１，１
３２を選択形成する（第３図ｈ）。
その後は通常の製造方法により最終構造を第３図ｉのご
とくに形成する。
とくに形成する。
ただし、不純物を含有した第１の多結晶シリコン体１２
の基板１との直接接触部となる領域１１の直下には、プ
ロセス中での熱処理により不純物拡散層６１が主として
、不純物拡散層６．不純物拡散層６′の形成時に形成さ
れる。
の基板１との直接接触部となる領域１１の直下には、プ
ロセス中での熱処理により不純物拡散層６１が主として
、不純物拡散層６．不純物拡散層６′の形成時に形成さ
れる。
上記の説明から明らかなように、この発明により、たと
えば、第２図りで考えると、第１図ｄと比較してわかる
ごとく、基板１と記憶容量部上の多結晶シリコン４１に
対して、この発明は、第２の多結晶シリコン体１３１（
第４図に示すように。
えば、第２図りで考えると、第１図ｄと比較してわかる
ごとく、基板１と記憶容量部上の多結晶シリコン４１に
対して、この発明は、第２の多結晶シリコン体１３１（
第４図に示すように。
電源電位Ｖ Ｄ Ｄにつながり、電源ラインとなる）を
介して、第１の多結晶シリコン体１２の上面。
介して、第１の多結晶シリコン体１２の上面。
下面２よび基板面と、記憶容量部上の多経晶シリコン４
１にほぼ相当する面積の３倍の面積を記憶容量部上に同
一２次元面積で形成可能となる。
１にほぼ相当する面積の３倍の面積を記憶容量部上に同
一２次元面積で形成可能となる。
すなわち、はぼ３倍の記憶容量が形成可能となる。
第第５図ａ、第５図すはこの発明のＭＯ８型半導体装置
の製造方法の第２の実施例を説明するための工程説明図
である。
の製造方法の第２の実施例を説明するための工程説明図
である。
この第２の実施例は、上記第１の実施例が通常の１層多
結晶シリコン構成に適用した例であるのに対し、２層多
結晶シリコン構成に適用した例を示すものである。
結晶シリコン構成に適用した例であるのに対し、２層多
結晶シリコン構成に適用した例を示すものである。
この第５図ａ、第５図すの両図において、第３図ｇ〜第
３図ｉ、第４図と同一部分には同一符号を付してその説
明を省略し、上記実施例とは異なる部分を重点的に述べ
ることにする。
３図ｉ、第４図と同一部分には同一符号を付してその説
明を省略し、上記実施例とは異なる部分を重点的に述べ
ることにする。
第５図ａにおける１４は従来における第２の多結晶シリ
コン体であり、第５図すに示す１５がこの発明による第
３の多結晶シリコン体である。
コン体であり、第５図すに示す１５がこの発明による第
３の多結晶シリコン体である。
そして、１６は第２の多結晶シリコン体１４と第３の多
結晶シリコン体１５間の絶縁膜である。
結晶シリコン体１５間の絶縁膜である。
この第２の実施例の場合も第１の実施例と同様に、第２
の多結晶シリコン体１３１のみを形成し、その全面を酸
化することにより、絶縁膜１６を形成し、この第２の多
結晶シリコン体１３１上に絶縁膜１６を介してオーバラ
ップする転送トランジスタのゲートを構成する第３の多
結晶シリコン体１５を形成する。
の多結晶シリコン体１３１のみを形成し、その全面を酸
化することにより、絶縁膜１６を形成し、この第２の多
結晶シリコン体１３１上に絶縁膜１６を介してオーバラ
ップする転送トランジスタのゲートを構成する第３の多
結晶シリコン体１５を形成する。
その後は通常の製造方法により、第５図すに示すように
、最終構造を形成する。
、最終構造を形成する。
なお、第５図すに示す６１は第１の多結晶シリコン体１
２から領域１１の直下に不純物拡散層６の形成時などの
熱処理に基板１に拡散された領域を示す。
２から領域１１の直下に不純物拡散層６の形成時などの
熱処理に基板１に拡散された領域を示す。
この第２の実施例により、第１の実施例に示した利点を
従来の２層多結晶シリコン構成プロセスにも適用できる
ことがわかる。
従来の２層多結晶シリコン構成プロセスにも適用できる
ことがわかる。
以上のように、この発明のＭＯ８型半導体記憶装置の製
造方法によれば、ＭＯ８型トランジスタのソース電極に
結合された第１電極と電源電位に結合された第２電極を
有する容量を半導体基板表面に酸化膜を形成し、この酸
化膜上にＰＳＧまたはＳ ｉ３Ｎ４膜を形成するととも
に、この酸化膜とＰＰ５ＧまたはＳｉ３Ｎ４膜を通して
半導体基板の表面に形成した開口部とＰＳＧまたはＳ
ｔ ３ Ｎ４膜の全表面に不純物を有する第１の多結晶
シリコン膜を形成した後開口部から所定の距離の領域以
外の第１の多結晶シリコン嘆を除去してこの第１の多結
晶シリコン膜とそれに連続した所定の領域だけ延在した
半導体基板表面に誘電体絶縁膜を形成し。
造方法によれば、ＭＯ８型トランジスタのソース電極に
結合された第１電極と電源電位に結合された第２電極を
有する容量を半導体基板表面に酸化膜を形成し、この酸
化膜上にＰＳＧまたはＳ ｉ３Ｎ４膜を形成するととも
に、この酸化膜とＰＰ５ＧまたはＳｉ３Ｎ４膜を通して
半導体基板の表面に形成した開口部とＰＳＧまたはＳ
ｔ ３ Ｎ４膜の全表面に不純物を有する第１の多結晶
シリコン膜を形成した後開口部から所定の距離の領域以
外の第１の多結晶シリコン嘆を除去してこの第１の多結
晶シリコン膜とそれに連続した所定の領域だけ延在した
半導体基板表面に誘電体絶縁膜を形成し。
この誘電体絶縁膜の表面に不純物を含有する第２の多結
晶シリコン膜を形成するようにしたので。
晶シリコン膜を形成するようにしたので。
２次元的に小面積で大きな記憶容量を得ることができる
セル構造を有するものである。
セル構造を有するものである。
したがって。６４に、２５６にビット以上のＶＬＳＩＬ
ＳＩ化型Ｏ８体記憶装置の高歩留まり、高信頼度の製造
方法として有効に利用することができる。
ＳＩ化型Ｏ８体記憶装置の高歩留まり、高信頼度の製造
方法として有効に利用することができる。
第１図ａないし第１図ｅはそれぞれ従来のＩＴｒ／ＩＣ
型セル構造の１層ポリシリコン構成によるＭＯ８型半導
体記憶装置の製造方法を説明するための工程説明図、第
２図は従来のＭＯ８型半導体記憶装置の製造方法により
得られるメモリセル回路図、第３図ａないし第３図ｉは
それぞれこの発明のＩＴｒ／ＩＣ型セル構造の１層ポリ
シリコン構成によるＭＯ８型半導体記憶装置の製造方法
の一実施例を説明するための工程説明図、第４図はこの
発明のＭＯ８型半導体記憶装置の製造方法により得られ
るメモリセル回路図、第５図ａ、第５図すはそれぞれこ
の発明のＭＯ８型半導体記憶装置の製造方法の他の実施
例の工程説明図である。
型セル構造の１層ポリシリコン構成によるＭＯ８型半導
体記憶装置の製造方法を説明するための工程説明図、第
２図は従来のＭＯ８型半導体記憶装置の製造方法により
得られるメモリセル回路図、第３図ａないし第３図ｉは
それぞれこの発明のＩＴｒ／ＩＣ型セル構造の１層ポリ
シリコン構成によるＭＯ８型半導体記憶装置の製造方法
の一実施例を説明するための工程説明図、第４図はこの
発明のＭＯ８型半導体記憶装置の製造方法により得られ
るメモリセル回路図、第５図ａ、第５図すはそれぞれこ
の発明のＭＯ８型半導体記憶装置の製造方法の他の実施
例の工程説明図である。
Claims (1)
- 【特許請求の範囲】 １ ワード線に結合されたゲート電極とビット線に結合
されたドレイン電極とソース電極を有するＭＯ８型トラ
ンジスタと、このＭＯ８型トランジスタのソース電極に
結合された第１電極と電源電位に結合された第２電極を
有する容量とからなりかつ単一の半導体基板上に形成さ
れたＭＯ８型半導体記憶装置の製造方法において、前記
容量が前記半導体基板の表面に酸化膜を形成する工程と
、前記酸化膜上にＰＳＧまたはＳｉ３Ｎ４膜を形成する
工程と、前記半導体基板の表面の一部を露出するために
前記酸化膜および前記ＰＳＧまたはｓｉ、Ｎ。 膜を通して開口部を形成する工程と、前記開口部および
前記ＰＳＧまたはＳ ｉ２ Ｎ４膜全表面に不純物を含
有する第１の多結晶シリコン膜を形成する工程と、前記
開口部から連続しかつこの開口部から所定の距離だけ延
在した領域以外の前記第１の多結晶シリコン層を除去す
る工程と、前記存在するＰＳＧまたはＳｉ３Ｎ４膜を全
面除去する工程と、前記第１多結晶シリコン表面および
この多結晶シリコン表面から連続し所定の領域だけ延在
した前記半導体基板表面に誘電体絶縁膜を形成する工程
と、前記誘電体絶縁膜を形成する工程と、前記誘電体絶
縁膜表面に不純物を含有した第２の多結晶シリコン膜を
形成する工程とからなることを特徴とするＭＯ８型半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54132807A JPS5824022B2 (ja) | 1979-10-17 | 1979-10-17 | Ｍｏｓ型半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54132807A JPS5824022B2 (ja) | 1979-10-17 | 1979-10-17 | Ｍｏｓ型半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658254A JPS5658254A (en) | 1981-05-21 |
| JPS5824022B2 true JPS5824022B2 (ja) | 1983-05-18 |
Family
ID=15090031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54132807A Expired JPS5824022B2 (ja) | 1979-10-17 | 1979-10-17 | Ｍｏｓ型半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824022B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213461A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体装置 |
| JPS58215067A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS58225662A (ja) * | 1982-06-24 | 1983-12-27 | Nec Corp | 半導体装置 |
| JPS5989450A (ja) * | 1982-11-15 | 1984-05-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS59104156A (ja) * | 1982-12-07 | 1984-06-15 | Toshiba Corp | 多層キヤパシタ |
| JPH0638485B2 (ja) * | 1983-06-01 | 1994-05-18 | 株式会社日立製作所 | 半導体メモリ |
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JPS63208263A (ja) * | 1987-02-25 | 1988-08-29 | Toshiba Corp | 半導体装置 |
| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| JP2642364B2 (ja) * | 1987-12-03 | 1997-08-20 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| DE3856528T2 (de) * | 1987-06-17 | 2002-12-05 | Fujitsu Ltd | Dynamisches Speicherbauteil mit wahlfreiem Zugriff und Verfahren zu seiner Herstellung |
| JP2569571B2 (ja) * | 1987-06-24 | 1997-01-08 | 富士通株式会社 | 半導体装置およびその製造方法 |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| JPH0828474B2 (ja) * | 1988-11-16 | 1996-03-21 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| US5162250A (en) * | 1989-06-30 | 1992-11-10 | Texas Instruments, Incorporated | Method for interconnecting a filament channel transistor with a wordline conductor |
| US5049517A (en) * | 1990-11-07 | 1991-09-17 | Micron Technology, Inc. | Method for formation of a stacked capacitor |
| US5053351A (en) * | 1991-03-19 | 1991-10-01 | Micron Technology, Inc. | Method of making stacked E-cell capacitor DRAM cell |
| CN1171304C (zh) | 1995-11-20 | 2004-10-13 | 株式会社日立制作所 | 半导体存储器及其制造方法 |
| JP3146962B2 (ja) * | 1995-12-14 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
-
1979
- 1979-10-17 JP JP54132807A patent/JPS5824022B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5658254A (en) | 1981-05-21 |
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