JPS6055988B2 - 半導体装置の製法 - Google Patents
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- H01L2924/1615—Shape
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Description
【発明の詳細な説明】
この発明は、MOSICのような半導体装置の製法に関
し、特に基板電極を簡単な処理で形成する技術に関する
。
し、特に基板電極を簡単な処理で形成する技術に関する
。
なお、この明細書で「MOS」の語は、半導体−絶縁体
−導体のΞ層構造を含む広い意味で用いるものとする。
MOSIC等において基板電極を形成するにあたつては
、第1図a−eに示すような方法が提案される。
−導体のΞ層構造を含む広い意味で用いるものとする。
MOSIC等において基板電極を形成するにあたつては
、第1図a−eに示すような方法が提案される。
2層ポリシリコンプロセスを例にとつて第1図の各工程
a−eを順次に説明すると、次の通りである。
a−eを順次に説明すると、次の通りである。
(a)P型シリコンからなる半導体基板10の表面に選
択的イオン打込法により反転防止用のP1厘領域11a
、12aを選択酸化法により厚いフィールドシリコンオ
キサイド膜11、12を形成する工程を用いて形成する
。
択的イオン打込法により反転防止用のP1厘領域11a
、12aを選択酸化法により厚いフィールドシリコンオ
キサイド膜11、12を形成する工程を用いて形成する
。
この場合、フィールドオキサイド膜11には、シリコン
ゲート型MOSFET及びMOSキャパシタを含む1ト
ランジスタ型メモリセルからなるアクティブ領域を配置
すべき開口部13が設けられるようにし、オキサイド膜
12はアクティブ領域配置部を取囲む基板電極を形成す
る際に不純物選択マスクとして用いるべく例えば環状に
形成する。
ゲート型MOSFET及びMOSキャパシタを含む1ト
ランジスタ型メモリセルからなるアクティブ領域を配置
すべき開口部13が設けられるようにし、オキサイド膜
12はアクティブ領域配置部を取囲む基板電極を形成す
る際に不純物選択マスクとして用いるべく例えば環状に
形成する。
次に、開口部13内の基板表面と、オキサイド膜12の
両側に露呈された基板表面とを酸化して薄いシリコンオ
キサイド膜14,15,16を形成する。この後、CV
D法により基板上面に1層目のポリシリコンをデポジッ
トし、所望のキャパシタ電極パターンにしたがつてホト
リソグラフィ技術でパターニングすることによりキャパ
シタ電極用ポリシリコン層17を形成する。このポリシ
リコン層17はデポジションの過程で又はその後で高濃
度に不純物がドープされることによつて低抵抗化される
。そして、ポリシリコン層17の表面は酸化等の手断を
用い層間絶縁用のシリコンオキサイド膜18が形成され
る。(b)シリコンオキサイド膜14の一部及びシリコ
ンオキサイド膜15,16をエッチ除去した後、CVD
法により基板上面に2層目ポリシリコンをデポジットし
、適宜パターニングすることによりゲート用ポリシリコ
ン層20及びガードリングコンタクト用ポリシリコン層
21を形成する。
両側に露呈された基板表面とを酸化して薄いシリコンオ
キサイド膜14,15,16を形成する。この後、CV
D法により基板上面に1層目のポリシリコンをデポジッ
トし、所望のキャパシタ電極パターンにしたがつてホト
リソグラフィ技術でパターニングすることによりキャパ
シタ電極用ポリシリコン層17を形成する。このポリシ
リコン層17はデポジションの過程で又はその後で高濃
度に不純物がドープされることによつて低抵抗化される
。そして、ポリシリコン層17の表面は酸化等の手断を
用い層間絶縁用のシリコンオキサイド膜18が形成され
る。(b)シリコンオキサイド膜14の一部及びシリコ
ンオキサイド膜15,16をエッチ除去した後、CVD
法により基板上面に2層目ポリシリコンをデポジットし
、適宜パターニングすることによりゲート用ポリシリコ
ン層20及びガードリングコンタクト用ポリシリコン層
21を形成する。
この場合、ポリシリコン層20,21−には高濃度にド
ナー不純物を含有させるようにし、それによつて各々の
層20,21を低抵抗化すると共に層21からのドーピ
ングにより基板表面にN+型ガードリングコンタクト領
域23が形成される。(c)ポリシリコン層20,21
及びオキサイド膜11,12をマスクとして適当なドナ
ー不純物を選択的にイオン打込みして基板表面にN+型
ソース領域24、N+型ガードリング領域25及びN+
型周辺領域26を形成する。
ナー不純物を含有させるようにし、それによつて各々の
層20,21を低抵抗化すると共に層21からのドーピ
ングにより基板表面にN+型ガードリングコンタクト領
域23が形成される。(c)ポリシリコン層20,21
及びオキサイド膜11,12をマスクとして適当なドナ
ー不純物を選択的にイオン打込みして基板表面にN+型
ソース領域24、N+型ガードリング領域25及びN+
型周辺領域26を形成する。
このと!き、ドナー不純物はポリシリコン層20,21
にも高濃度にドープされ、これらの層20,21を低抵
抗化させる。この後、酸化処理によりポリシリコン層2
0,21の表面にシリコンオキサイド膜28,29をそ
れぞれ形成すると共4に基板の露呈表面にもシリコンオ
キサイド膜を形成する。(d)CVD法により基板上面
にPSG(リンケイ酸ガラス)等からなるパッシベーシ
ョン膜30を形成した後、ホトエッチングによりコンタ
クト孔31,32,33を形成する。
にも高濃度にドープされ、これらの層20,21を低抵
抗化させる。この後、酸化処理によりポリシリコン層2
0,21の表面にシリコンオキサイド膜28,29をそ
れぞれ形成すると共4に基板の露呈表面にもシリコンオ
キサイド膜を形成する。(d)CVD法により基板上面
にPSG(リンケイ酸ガラス)等からなるパッシベーシ
ョン膜30を形成した後、ホトエッチングによりコンタ
クト孔31,32,33を形成する。
そして、再びホトエッチングにより厚いフィールドシリ
コンオキサイド膜12を選択的にエッチ除去して基板電
極用のコンタクト孔34を形成する。(e)A1等の電
極金属を基板上面に真空蒸着した後、ホトリソグラフィ
技術により適宜パターニングしてゲート電極層35,電
位源用配線層36及び基板電極層37を形成する。
コンオキサイド膜12を選択的にエッチ除去して基板電
極用のコンタクト孔34を形成する。(e)A1等の電
極金属を基板上面に真空蒸着した後、ホトリソグラフィ
技術により適宜パターニングしてゲート電極層35,電
位源用配線層36及び基板電極層37を形成する。
しかしながら、上記した基板電極形成法には、厚いフィ
ールドオキサイド膜12をエッチ除去するための工程を
特別に追加する必要があること、及びオキサイド膜12
のエッチ除去が容易でなく長時間を要することなどの欠
点があつた。
ールドオキサイド膜12をエッチ除去するための工程を
特別に追加する必要があること、及びオキサイド膜12
のエッチ除去が容易でなく長時間を要することなどの欠
点があつた。
この発明の目的は、比較的簡単なコンタクト孔エッチ処
理により基板電極形成を可能にした改良された半導体装
置の製法を提供することにある。
理により基板電極形成を可能にした改良された半導体装
置の製法を提供することにある。
この発明の他の目的は、特別のエッチ工程を追加するこ
となく基板電極を形成しうる新規な半導体装置の製法を
提供することにある。この発明による方法は、基板電極
部形成の際の選択マスクとして、厚いフィールドオキサ
イド膜を用いるのではなく、それに代えて薄いシリコン
オキサイド膜のような絶縁膜とポリシリコン層との積層
膜を用いるようにしたことを特徴とするものであり、以
下、添付図面に示す実施例について詳述する。第2図a
−eは、この発明の一実施例によるMOSICの製造過
程を示すもので、第1図におけると同様な部分には同様
な符号を付して示す。
となく基板電極を形成しうる新規な半導体装置の製法を
提供することにある。この発明による方法は、基板電極
部形成の際の選択マスクとして、厚いフィールドオキサ
イド膜を用いるのではなく、それに代えて薄いシリコン
オキサイド膜のような絶縁膜とポリシリコン層との積層
膜を用いるようにしたことを特徴とするものであり、以
下、添付図面に示す実施例について詳述する。第2図a
−eは、この発明の一実施例によるMOSICの製造過
程を示すもので、第1図におけると同様な部分には同様
な符号を付して示す。
第2図の各工程a−eは次の通りである。(a)先に第
1図aについて述べたと同様な方法でP型シリコン半導
体基板10の表面に反転防止用P+型領域11a及び厚
いフィールドオキサイド膜11を形成する。
1図aについて述べたと同様な方法でP型シリコン半導
体基板10の表面に反転防止用P+型領域11a及び厚
いフィールドオキサイド膜11を形成する。
そして、フィールドオキサイド膜11のアクティブ領域
配置用開口部18内の基板表面に薄いゲート絶縁用シリ
コンオキサイド膜14を熱生成させると共に、これと同
時の酸化処理で基板電極形成部に相当する基板表面にも
薄いシリコンオキサイド膜38を形成する。この後、ポ
リシリコン層17の表面を酸化してシリコンオキサイド
膜18を形成する。(b)シリコンオキサイド膜14,
38の各一部分を選択的にエッチ除去した後、2層目ポ
リシリコン層20,21を形成するのと同時の処理でシ
リコンオキサイド膜38上にマスク用ポリシリコン層3
9を形成する。
配置用開口部18内の基板表面に薄いゲート絶縁用シリ
コンオキサイド膜14を熱生成させると共に、これと同
時の酸化処理で基板電極形成部に相当する基板表面にも
薄いシリコンオキサイド膜38を形成する。この後、ポ
リシリコン層17の表面を酸化してシリコンオキサイド
膜18を形成する。(b)シリコンオキサイド膜14,
38の各一部分を選択的にエッチ除去した後、2層目ポ
リシリコン層20,21を形成するのと同時の処理でシ
リコンオキサイド膜38上にマスク用ポリシリコン層3
9を形成する。
このときのポリシリコンデポジション処理あるいはその
後のドナー不純物デポジション工程によりドナー不純物
が基板内に拡散されることによりN+型ガードリングコ
ンタクト領域23が形成される。(C)ポリシリコン層
20,21,39をマスクとして且つシリコンオキサイ
ド膜14,38の露呈部分を介して基板表面に選択的に
ドナー不純物イオンを打込むことによりN+型ソース領
域24,N+型ガードリング領域25及びN+型周辺領
域26を形成する。
後のドナー不純物デポジション工程によりドナー不純物
が基板内に拡散されることによりN+型ガードリングコ
ンタクト領域23が形成される。(C)ポリシリコン層
20,21,39をマスクとして且つシリコンオキサイ
ド膜14,38の露呈部分を介して基板表面に選択的に
ドナー不純物イオンを打込むことによりN+型ソース領
域24,N+型ガードリング領域25及びN+型周辺領
域26を形成する。
このときポリシリコン層20,21,39中にもドナー
不純物が高濃度にドープされるので、これらの層20,
21,39は低抵抗化される。この後酸化処理によりポ
リシリコン層20,21,39の表面にそれぞれシリコ
ンオキサイド膜28,29,39aを形成すると同時に
、基板表面の露呈部分2にもシリコンオキサイド膜を熱
生成させる。(d)ホトエッチング処理によりシリコン
オキサイド膜39aを選択的に除去した後、ポリシリコ
ン層39をエッチ除去する。しかる後、PSG等のパッ
シベーション膜30を基板上面に被着し−てホトエッチ
ングによりコンタクト孔31,32,33を形成する。
シリコンオキサイド膜38はコンタクト孔33を形成す
るときのエッチング処理で同時に除去されるので、その
除去部には基板電極を配置すべき基板表面部分が露呈.
される。(e)ゲート電極層35,電位源用配線層36
を形成するのと同時のAI蒸着一ホトリソグラフィ処理
によりコンタクト孔38を介して基板表面にオーミック
接触する基板電極層37を形成する。
不純物が高濃度にドープされるので、これらの層20,
21,39は低抵抗化される。この後酸化処理によりポ
リシリコン層20,21,39の表面にそれぞれシリコ
ンオキサイド膜28,29,39aを形成すると同時に
、基板表面の露呈部分2にもシリコンオキサイド膜を熱
生成させる。(d)ホトエッチング処理によりシリコン
オキサイド膜39aを選択的に除去した後、ポリシリコ
ン層39をエッチ除去する。しかる後、PSG等のパッ
シベーション膜30を基板上面に被着し−てホトエッチ
ングによりコンタクト孔31,32,33を形成する。
シリコンオキサイド膜38はコンタクト孔33を形成す
るときのエッチング処理で同時に除去されるので、その
除去部には基板電極を配置すべき基板表面部分が露呈.
される。(e)ゲート電極層35,電位源用配線層36
を形成するのと同時のAI蒸着一ホトリソグラフィ処理
によりコンタクト孔38を介して基板表面にオーミック
接触する基板電極層37を形成する。
上記したこの発明の方法によれば、工程dで行なうポリ
シリコン層39のエッチングが第1図の12に示す厚い
シリコンオキサイド膜のエッチングに比較して制御性が
よく、容易且つ迅速であるため、基板電極形成に伴う歩
留低下をおさえ且つ基板電極形成に要する時間を短縮す
る上で好都合である。
シリコン層39のエッチングが第1図の12に示す厚い
シリコンオキサイド膜のエッチングに比較して制御性が
よく、容易且つ迅速であるため、基板電極形成に伴う歩
留低下をおさえ且つ基板電極形成に要する時間を短縮す
る上で好都合である。
次に、第3図を参照してこの発明の他の実施例≦よるM
OSICの製造工程a−eを説明する。
OSICの製造工程a−eを説明する。
0P型シリコンからなる半導体基板40の表面に選択的
イオン打込法により反転防止用P+型領域41aと選択
酸化処理により厚いフィールドオキサイド膜41を形成
する。
イオン打込法により反転防止用P+型領域41aと選択
酸化処理により厚いフィールドオキサイド膜41を形成
する。
この場合、フィールドオキサイド膜41はアクティブ領
域配置用開口部42を有すると共に基板の基板電極配置
予定部を露呈させるように形成する。))酸化処理によ
り開口部42内の基板表面及び基板電極配置予定部上に
それぞれシリコンオキサイド膜43,44を形成した後
、CVD法により1層目ポリシリコンをデポジットし、
適宜パターニングすることによりゲート用ポリシリコン
層45及びマスク用ポリシリコン層46をそれぞれシリ
コンオキサイド膜43,44上に形成する。
域配置用開口部42を有すると共に基板の基板電極配置
予定部を露呈させるように形成する。))酸化処理によ
り開口部42内の基板表面及び基板電極配置予定部上に
それぞれシリコンオキサイド膜43,44を形成した後
、CVD法により1層目ポリシリコンをデポジットし、
適宜パターニングすることによりゲート用ポリシリコン
層45及びマスク用ポリシリコン層46をそれぞれシリ
コンオキサイド膜43,44上に形成する。
そして、ポリシリコン層45,46をマスクとした選択
的イオン打込法によりN+型ソース領域47,N+型ド
レイン領域48,N+型ガードリング領域49,N+型
周辺領域50を形成する。この後、ポリシリコン層45
,46の表面を酸化してシリコンオキサイド膜51,5
2を形成する。c)ホトエッチング処理によりシリコン
オキサイド膜43,44,51,52の各一部分を選択
的に除去して、基板のソースコンタクト予定部、ポリシ
リコン層45のゲートコンタクト予定部、基板のガード
リング領域配置予定部、ポリシリコン層46の表面、基
板の周辺領域配置予定部をそれぞれ露呈させる。
的イオン打込法によりN+型ソース領域47,N+型ド
レイン領域48,N+型ガードリング領域49,N+型
周辺領域50を形成する。この後、ポリシリコン層45
,46の表面を酸化してシリコンオキサイド膜51,5
2を形成する。c)ホトエッチング処理によりシリコン
オキサイド膜43,44,51,52の各一部分を選択
的に除去して、基板のソースコンタクト予定部、ポリシ
リコン層45のゲートコンタクト予定部、基板のガード
リング領域配置予定部、ポリシリコン層46の表面、基
板の周辺領域配置予定部をそれぞれ露呈させる。
】)基板上面にCVD法により2層目ポリシリコンをデ
ポジットした後、ホトリソグラフィ技術によりパターニ
ングすることによりエッチングストッパ用ポリシリコン
層54,キャパシタ電極用ポリシリコン層55,ガード
リングコンタクト用ポリシリコン層56を形成する。
ポジットした後、ホトリソグラフィ技術によりパターニ
ングすることによりエッチングストッパ用ポリシリコン
層54,キャパシタ電極用ポリシリコン層55,ガード
リングコンタクト用ポリシリコン層56を形成する。
これらのポリシリコン層54〜56にはデポジションの
過程でもしくはその後に適当なドナー不純物を高濃度に
ドープするようにし、それによつてそれらの層54〜5
6を低抵抗化させると共に、層56を介しての不純物ド
ーピングによりN+型ガードリング領域58,N+型周
辺領域59を形成する。マスク用ポリシリコン層46は
、2層目ポリシリコン層53〜56のパターニングの際
のホトエッチング処理で同時に除去される。(e)基板
上面にCVD法によりPSG等のパシベーシヨン膜60
をデポジットした後、ホトエッチングによりコンタクト
孔を形成する。
過程でもしくはその後に適当なドナー不純物を高濃度に
ドープするようにし、それによつてそれらの層54〜5
6を低抵抗化させると共に、層56を介しての不純物ド
ーピングによりN+型ガードリング領域58,N+型周
辺領域59を形成する。マスク用ポリシリコン層46は
、2層目ポリシリコン層53〜56のパターニングの際
のホトエッチング処理で同時に除去される。(e)基板
上面にCVD法によりPSG等のパシベーシヨン膜60
をデポジットした後、ホトエッチングによりコンタクト
孔を形成する。
このときのエッチング処理でシリコンオキサイド膜44
は除去され、基板の基板電極コンタクト予定部が露呈さ
れる。なお、ポリシリコン層54は上記コンタクト孔エ
ッチングの際にゲート用ポリシリコン層45の表面のシ
リコンオキサイド膜51が過剰エッチされるのを防ぐ作
業をする。この後、AI等の電極金属を基板上面に真空
蒸着し、その不要部をエッチ除去することにより、ワー
ド線用配線層61,電位源用配線層62,基板電極層6
3を形成する。上記したこの発明の方法によれば、マス
ク用のポリシリコン層46及びシリコンオキサイド膜4
4はいずれも他のポリシリコンエッチング工程又はシリ
コンオキサイドエッチング工程を流用して除去されるの
で、特別のホトエッチング工程を付加することなく基板
電極を形成することができ、大幅な工数低減並びに歩留
向上を達成できるものである。
は除去され、基板の基板電極コンタクト予定部が露呈さ
れる。なお、ポリシリコン層54は上記コンタクト孔エ
ッチングの際にゲート用ポリシリコン層45の表面のシ
リコンオキサイド膜51が過剰エッチされるのを防ぐ作
業をする。この後、AI等の電極金属を基板上面に真空
蒸着し、その不要部をエッチ除去することにより、ワー
ド線用配線層61,電位源用配線層62,基板電極層6
3を形成する。上記したこの発明の方法によれば、マス
ク用のポリシリコン層46及びシリコンオキサイド膜4
4はいずれも他のポリシリコンエッチング工程又はシリ
コンオキサイドエッチング工程を流用して除去されるの
で、特別のホトエッチング工程を付加することなく基板
電極を形成することができ、大幅な工数低減並びに歩留
向上を達成できるものである。
又、以上の基板電極部は必ずしもガードリング部と共に
形成する必要はない。
形成する必要はない。
第1図a−eはMOSICの製造過程を示す断面図、第
2図a−eは、この発明の一実施例によるMOSICの
製造過程を示す断面図、第3図a−eは、この発明の他
の実施例によるMOSICの製造過程を示す断面図であ
る。 10,40・・・・・・半導体基板、11,12,41
・・・・・・フィールドオキサイド膜、14〜16,3
8・・・・・・シリコンオキサイド膜、17,45,4
6・・・・・・1層目ポリシリコン層、19〜21,3
9,53〜56・・・・・・2層目ポリシリコン層、2
5,49,58・・・・・・N+型ガードリング領域、
37,63・・・・・・基板電極層。
2図a−eは、この発明の一実施例によるMOSICの
製造過程を示す断面図、第3図a−eは、この発明の他
の実施例によるMOSICの製造過程を示す断面図であ
る。 10,40・・・・・・半導体基板、11,12,41
・・・・・・フィールドオキサイド膜、14〜16,3
8・・・・・・シリコンオキサイド膜、17,45,4
6・・・・・・1層目ポリシリコン層、19〜21,3
9,53〜56・・・・・・2層目ポリシリコン層、2
5,49,58・・・・・・N+型ガードリング領域、
37,63・・・・・・基板電極層。
Claims (1)
- 【特許請求の範囲】 1 半導体基板の表面上又は半導体基板表面上の絶縁膜
を介してデポジットしたポリシリコン層をパターニング
する工程と、少なくとも前記ポリシリコン層上に絶縁膜
を形成する工程と、前記基板及びポリシリコンをおおう
絶縁膜の所定部分を選択的にエッチ除去してコンタクト
孔を形成する工程と、前記コンタクト孔に配線層の一部
を配置する工程とを含む半導体装置の製法であつて、基
板電極層を形成する際の選択マスクを前記ポリシリコン
層のパターニングと同時に絶縁膜上に形成し、前記選択
マスク用のポリシリコンを除去した後、前記コンタクト
孔を形成する工程と同時に前記絶縁膜を除去して前記基
板電極層を接触させるべき基板表面部分を露呈させるよ
うにしたことを特徴とする半導体装置の製法。 2 半導体基板の表面上に絶縁薄膜を介してデポジット
した1層目のポリシリコン層をパターニングしてMOS
型素子のゲート電極部を形成する工程と、前記絶縁薄膜
或いは、再形成した絶縁薄膜上にデポジットした2層目
のポリシリコン層をパターニングする工程と、前記基板
をおおう絶縁膜の所定部分を選択的にエッチ除去してコ
ンタクト孔を形成する工程と、前記コンタクト孔に配線
層の一部を配置すると同時に前記露呈された基板表面部
分に基板電極層をオーミック接触させる工程とを含む半
導体装置の製法であつて、前記基板電極層を形成する際
の選択マスクを、前記MOS型素子のゲート電極部形成
と同時の処理で絶縁薄膜上に1層目ポリシリコン層を重
ねた形で形成し、前記選択マスクを構成する1層目ポリ
シリコンを前記2層目ポリシリコン層のパターニングの
際に同時にエッチ除去した後、前記コンタクト孔を形成
するのと同時のエッチング処理で前記選択マスクを構成
する絶縁薄膜を除去して前記基板電極層を接触させるべ
き基板表面部分を露呈させるようにしたことを特徴とす
る半導体装置の製法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54007102A JPS6055988B2 (ja) | 1979-01-26 | 1979-01-26 | 半導体装置の製法 |
US06/098,259 US4317274A (en) | 1979-01-26 | 1979-11-28 | Method of producing a semiconductor device |
DE19803002741 DE3002741A1 (de) | 1979-01-26 | 1980-01-25 | Verfahren zur herstellung einer halbleitervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54007102A JPS6055988B2 (ja) | 1979-01-26 | 1979-01-26 | 半導体装置の製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5599744A JPS5599744A (en) | 1980-07-30 |
JPS6055988B2 true JPS6055988B2 (ja) | 1985-12-07 |
Family
ID=11656714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54007102A Expired JPS6055988B2 (ja) | 1979-01-26 | 1979-01-26 | 半導体装置の製法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4317274A (ja) |
JP (1) | JPS6055988B2 (ja) |
DE (1) | DE3002741A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4883543A (en) * | 1980-06-05 | 1989-11-28 | Texas Instruments Incroporated | Shielding for implant in manufacture of dynamic memory |
US4409722A (en) * | 1980-08-29 | 1983-10-18 | International Business Machines Corporation | Borderless diffusion contact process and structure |
US4403394A (en) * | 1980-12-17 | 1983-09-13 | International Business Machines Corporation | Formation of bit lines for ram device |
JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
JPH0618213B2 (ja) * | 1982-06-25 | 1994-03-09 | 松下電子工業株式会社 | 半導体装置の製造方法 |
JPS59210658A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体装置の製造方法 |
US4808552A (en) * | 1985-09-11 | 1989-02-28 | Texas Instruments Incorporated | Process for making vertically-oriented interconnections for VLSI devices |
US5162250A (en) * | 1989-06-30 | 1992-11-10 | Texas Instruments, Incorporated | Method for interconnecting a filament channel transistor with a wordline conductor |
US5386623A (en) * | 1990-11-15 | 1995-02-07 | Hitachi, Ltd. | Process for manufacturing a multi-chip module |
US5270256A (en) * | 1991-11-27 | 1993-12-14 | Intel Corporation | Method of forming a guard wall to reduce delamination effects |
US5918137A (en) * | 1998-04-27 | 1999-06-29 | Spectrian, Inc. | MOS transistor with shield coplanar with gate electrode |
DE102017130213B4 (de) * | 2017-12-15 | 2021-10-21 | Infineon Technologies Ag | Planarer feldeffekttransistor |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL161301C (nl) * | 1972-12-29 | 1980-01-15 | Philips Nv | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
US4033797A (en) * | 1973-05-21 | 1977-07-05 | Hughes Aircraft Company | Method of manufacturing a complementary metal-insulation-semiconductor circuit |
US4012757A (en) * | 1975-05-05 | 1977-03-15 | Intel Corporation | Contactless random-access memory cell and cell pair |
US4081896A (en) * | 1977-04-11 | 1978-04-04 | Rca Corporation | Method of making a substrate contact for an integrated circuit |
US4251571A (en) * | 1978-05-02 | 1981-02-17 | International Business Machines Corporation | Method for forming semiconductor structure with improved isolation between two layers of polycrystalline silicon |
US4240845A (en) * | 1980-02-04 | 1980-12-23 | International Business Machines Corporation | Method of fabricating random access memory device |
-
1979
- 1979-01-26 JP JP54007102A patent/JPS6055988B2/ja not_active Expired
- 1979-11-28 US US06/098,259 patent/US4317274A/en not_active Expired - Lifetime
-
1980
- 1980-01-25 DE DE19803002741 patent/DE3002741A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JPS5599744A (en) | 1980-07-30 |
US4317274A (en) | 1982-03-02 |
DE3002741A1 (de) | 1980-08-14 |
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