JPS6116575A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPS6116575A JPS6116575A JP59137685A JP13768584A JPS6116575A JP S6116575 A JPS6116575 A JP S6116575A JP 59137685 A JP59137685 A JP 59137685A JP 13768584 A JP13768584 A JP 13768584A JP S6116575 A JPS6116575 A JP S6116575A
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- polysilicon layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置の製造方法に関し、特にＥ。
ＦＲＯＭなどのように多層ポリシリコン層を有する半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
（従来技術）
例えば二層ポリシリコン層をもつ半導体装置を製造する
には、従来の方法によれば第１層目のボ、リシリコン層
を堆積してそのパターンニングを行ない、次にその上に
層間絶縁層を形成した後、更にその上に第２層目のポリ
シリコン層を形成してその第２層目のポリシリコン層を
パターンニングするというプロセスを含んでいる。
には、従来の方法によれば第１層目のボ、リシリコン層
を堆積してそのパターンニングを行ない、次にその上に
層間絶縁層を形成した後、更にその上に第２層目のポリ
シリコン層を形成してその第２層目のポリシリコン層を
パターンニングするというプロセスを含んでいる。
そのため、工程数が多くなり、製造に長時間を要する問
題がある。
題がある。
（目的）
本発明は、多層ポリシリコン層構造の形成を少ない工程
数で行なうことにより、短期間で多層ポリシリコン層構
造の半導体装置を製造できる方法を提供することを目的
としたものである。
数で行なうことにより、短期間で多層ポリシリコン層構
造の半導体装置を製造できる方法を提供することを目的
としたものである。
（構成）
本発明の方法によれば、二層ポリシリコン構造の形成は
、堆積さ・れたポリシリコン層の膜厚の中央部にピーク
をもつような条件で酸素又は窒素をイオン注入し、その
後の熱処理によりそのイオン注入部分を絶縁層とするこ
とにより行なわれる。
、堆積さ・れたポリシリコン層の膜厚の中央部にピーク
をもつような条件で酸素又は窒素をイオン注入し、その
後の熱処理によりそのイオン注入部分を絶縁層とするこ
とにより行なわれる。
したがって、本発明では１回のポリシリコンの堆積工程
と、１回のイオン注入工程と、独自に又は他の工程と同
時に行なわれる１回の熱処理工程により二層ポリシリコ
ン構造が形成される。
と、１回のイオン注入工程と、独自に又は他の工程と同
時に行なわれる１回の熱処理工程により二層ポリシリコ
ン構造が形成される。
注入されるイオン種は、酸素イオン又は窒素イオンであ
り、それらにより形成される絶縁層はそれぞれ酸化膜又
は窒化膜である。
り、それらにより形成される絶縁層はそれぞれ酸化膜又
は窒化膜である。
以下、実施例について本発明の詳細な説明するる
第２図はＥＰＲＯＭのメモリセル部を表わし、第３図は
そのＡ−Ａ線断面図、第４図はＢ−Ｂ線断面図である。
そのＡ−Ａ線断面図、第４図はＢ−Ｂ線断面図である。
シリコン基板２の表面にフィールド酸化膜４で囲まれた
フィールド（活性領域）５が形成され、ソース領域、ド
レイン領域となるＮ型又はＰ型の不純物拡散領域６，８
が形成されている。
フィールド（活性領域）５が形成され、ソース領域、ド
レイン領域となるＮ型又はＰ型の不純物拡散領域６，８
が形成されている。
シリコン基板２上にはゲート酸化膜１０を介して第１層
目のポリシリコン層にてなるブローティングゲート電極
１２が形成され、その上には層間絶縁層１４を介して第
２層目のポリシリコン層にてなるコントロールゲート電
極１６が形成されている。１８は表面の絶縁層、２０．
２２はソース。
目のポリシリコン層にてなるブローティングゲート電極
１２が形成され、その上には層間絶縁層１４を介して第
２層目のポリシリコン層にてなるコントロールゲート電
極１６が形成されている。１８は表面の絶縁層、２０．
２２はソース。
ドレイン領域６，８と周辺のトランジスタなどとの接続
を行なうためのコンタクトホール、２４゜２６は隣接す
るフィールドのフローティングゲート電極１２を分離す
るための領域であり、絶縁層で形成されている。
を行なうためのコンタクトホール、２４゜２６は隣接す
るフィールドのフローティングゲート電極１２を分離す
るための領域であり、絶縁層で形成されている。
このＥＰＲＯＭを製造する本発明の一実施例を第１図（
Ａ）〜（Ｄ）により説明する。なお、同図で左側のフィ
ールドはメモリセル用、右側のフィールドは周辺のトラ
ンジスタ用である。
Ａ）〜（Ｄ）により説明する。なお、同図で左側のフィ
ールドはメモリセル用、右側のフィールドは周辺のトラ
ンジスタ用である。
第１図（Ａ）に示されるようにシリコン基板２にＬＯＣ
Ｏ３法によりフィールド酸化膜４を形成した後、ゲート
酸化膜３０を形成し、その上にリンドープされたポリシ
リコン層３１を約６０００人の厚さに堆積する。次にレ
ジスト３２を塗布し、第２図におけるフローティングゲ
ート電極分離領域２４．２６となる領域を含む帯状開口
（紙面に垂直な方向に帯状の延びる）３４．３６を有す
るレジストパターンを形成する。そして、そのレジスト
３２をマスクとして酸素イオンを注入する。
Ｏ３法によりフィールド酸化膜４を形成した後、ゲート
酸化膜３０を形成し、その上にリンドープされたポリシ
リコン層３１を約６０００人の厚さに堆積する。次にレ
ジスト３２を塗布し、第２図におけるフローティングゲ
ート電極分離領域２４．２６となる領域を含む帯状開口
（紙面に垂直な方向に帯状の延びる）３４．３６を有す
るレジストパターンを形成する。そして、そのレジスト
３２をマスクとして酸素イオンを注入する。
３７．３９は酸素イオンが注入された部分である。
この酸素イオンが注入された部分３７．３９は図に示さ
れるように、ポリシリコン層３１の膜厚の下層部に集ま
るようにイオン注入を制御する。
れるように、ポリシリコン層３１の膜厚の下層部に集ま
るようにイオン注入を制御する。
その条件としては、例えば注入エネルギーは約１００Ｋ
ｅＶ、ドーズ量は１０１７〜１０”／Ｃｍ２程度が適当
である。
ｅＶ、ドーズ量は１０１７〜１０”／Ｃｍ２程度が適当
である。
次に、レジスト３２を除去し、さらに酸素イオンを注入
する。
する。
このときは、注入された酸素イオンが同図で記号４２で
示される領域、すなわちポリシリコン層３１の膜厚の中
間部分、に集まるようにイオン注入を制御する。その条
件としては、例えば注入エネルギーは約６０ＫｅＶ、ド
ーズ量は１０１７〜１０”／ｃｍ２程度が適当である。
示される領域、すなわちポリシリコン層３１の膜厚の中
間部分、に集まるようにイオン注入を制御する。その条
件としては、例えば注入エネルギーは約６０ＫｅＶ、ド
ーズ量は１０１７〜１０”／ｃｍ２程度が適当である。
次に熱処理を行なってイオン注入領域を活性化すると、
同図（Ｂ）に示されるように酸化膜４２を介して第１層
目のポリシリコン層４４と第２層目のポリシリコン層４
６に分離された二層ポリシリコン構造が形成される。
同図（Ｂ）に示されるように酸化膜４２を介して第１層
目のポリシリコン層４４と第２層目のポリシリコン層４
６に分離された二層ポリシリコン構造が形成される。
第１層目のポリシリコン層４４はメモリセル部ではフロ
ーティングゲート電極となり、周辺トランジスタ部では
ゲート電極及び配線層となる。第２層目のポリシリコン
層４６はメモリセル部においてコントロールゲート電極
となる。酸化膜４２は層間酸化膜となる。
ーティングゲート電極となり、周辺トランジスタ部では
ゲート電極及び配線層となる。第２層目のポリシリコン
層４６はメモリセル部においてコントロールゲート電極
となる。酸化膜４２は層間酸化膜となる。
そして、第１層目のポリシリコン層４４はイオン注入層
３７．３９が活性化されて得られる酸化膜３８と４０に
より隣接する第１層目ポリシリコン層４４とは分離され
る。
３７．３９が活性化されて得られる酸化膜３８と４０に
より隣接する第１層目ポリシリコン層４４とは分離され
る。
次にレジストでコントロールゲート電極を形成する領域
のみをマスクして、他の領域の第２層目ポリシリコン層
４６をエツチングにより除去する。
のみをマスクして、他の領域の第２層目ポリシリコン層
４６をエツチングにより除去する。
その後、周辺トランジスタのゲート電極と配線部分にレ
ジストパターン４８．５０を形成しく同図（Ｃ）） 、
層間酸化膜４２と第１層目のポリシリコン層４４をエツ
チングする（同図（Ｄ））。
ジストパターン４８．５０を形成しく同図（Ｃ）） 、
層間酸化膜４２と第１層目のポリシリコン層４４をエツ
チングする（同図（Ｄ））。
その後、通常のプロセスによりソース、ドレイン領域の
形成、絶縁層形成、コンタクトホール形成、メタル配線
形成等を経て第２図〜第４図に示されたようなＥＰＲＯ
Ｍが形成される。
形成、絶縁層形成、コンタクトホール形成、メタル配線
形成等を経て第２図〜第４図に示されたようなＥＰＲＯ
Ｍが形成される。
実施例では第１図（Ｂ）のイオン注入の後、熱処理を行
なってイオン注入層を活性化しているが、いずれ後のソ
ース、ドレイン領域の形成時に熱処理が行なわれるので
、上記のイオン注入直後の熱処理は省略してもよい。
なってイオン注入層を活性化しているが、いずれ後のソ
ース、ドレイン領域の形成時に熱処理が行なわれるので
、上記のイオン注入直後の熱処理は省略してもよい。
また、実施例ではポリシリコン層に酸素イオンを注入し
てフローティングゲート電極の分離領域と眉間絶縁膜を
形成しているが、窒素イオンを使用することもできる。
てフローティングゲート電極の分離領域と眉間絶縁膜を
形成しているが、窒素イオンを使用することもできる。
その場合には形成される絶縁膜は窒化膜となる。
（効果）
本発明によれば、１回のポリシリコン堆積と、１回の酸
素イオン又は窒素イオンの注入、及び他の工程とも兼用
できる１回の熱処理により多層ポリシリコン構造を形成
することができるので、半導体装置の製造プロセスが簡
単になり、短期間で製造できるようになる。
素イオン又は窒素イオンの注入、及び他の工程とも兼用
できる１回の熱処理により多層ポリシリコン構造を形成
することができるので、半導体装置の製造プロセスが簡
単になり、短期間で製造できるようになる。
第１図（Ａ）ないし同図（Ｄ）は一実施例を示す断面図
、第２図はＥＰＲＯＭの一例を示す平面図、第３図は第
２図のＡ−Ａ線断面図、第４図は第２図のＢ−Ｂ線断面
図である。 ３１・・・・・・ポリシリコン層、 ４０．４２・・・
・・・イオン注入により形成された酸化膜、 ４４・・
・・・・第１層目のポリシリコン層、 ４６・・・・・
・第２層目のポリシリコン層。
、第２図はＥＰＲＯＭの一例を示す平面図、第３図は第
２図のＡ−Ａ線断面図、第４図は第２図のＢ−Ｂ線断面
図である。 ３１・・・・・・ポリシリコン層、 ４０．４２・・・
・・・イオン注入により形成された酸化膜、 ４４・・
・・・・第１層目のポリシリコン層、 ４６・・・・・
・第２層目のポリシリコン層。
Claims (1)
- （１）多層ポリシリコン構造の半導体装置の製造プロセ
スにおいて、堆積されたポリシリコン層の膜厚の中央部
にピークをもつような条件で酸素又は窒素をイオン注入
し、その後の熱処理によりそのイオン注入部分を絶縁層
とする二層ポリシリコン層を形成させるプロセスを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137685A JPS6116575A (ja) | 1984-07-03 | 1984-07-03 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137685A JPS6116575A (ja) | 1984-07-03 | 1984-07-03 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116575A true JPS6116575A (ja) | 1986-01-24 |
| JPH0586872B2 JPH0586872B2 (ja) | 1993-12-14 |
Family
ID=15204410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137685A Granted JPS6116575A (ja) | 1984-07-03 | 1984-07-03 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338968A (en) * | 1991-07-31 | 1994-08-16 | Sgs-Thomson | Method of forming isolated regions of oxide |
-
1984
- 1984-07-03 JP JP59137685A patent/JPS6116575A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338968A (en) * | 1991-07-31 | 1994-08-16 | Sgs-Thomson | Method of forming isolated regions of oxide |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586872B2 (ja) | 1993-12-14 |
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