JPH02162769A - 相補型薄膜トランジスタの製造方法 - Google Patents
相補型薄膜トランジスタの製造方法Info
- Publication number
- JPH02162769A JPH02162769A JP63317369A JP31736988A JPH02162769A JP H02162769 A JPH02162769 A JP H02162769A JP 63317369 A JP63317369 A JP 63317369A JP 31736988 A JP31736988 A JP 31736988A JP H02162769 A JPH02162769 A JP H02162769A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- channel thin
- conductivity type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000000295 complement effect Effects 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims abstract description 25
- 230000000873 masking effect Effects 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000010408 film Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 150000002500 ions Chemical class 0.000 abstract description 6
- 238000002513 implantation Methods 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一基板上にｎチャンネル薄膜トランジスタと
Ｐチャンネル薄膜トランジスタの両方を形成する相補型
薄膜トランジスタの製造方法に関する。
Ｐチャンネル薄膜トランジスタの両方を形成する相補型
薄膜トランジスタの製造方法に関する。
本発明は、両導電型チャンネル薄膜トランジスタを形成
する相補型薄膜トランジスタの製造方法において、一方
の導電型チャンネル薄膜トランジスタのゲート電極のパ
ターニング時には、他方の導電型チャンネル薄膜トラン
ジスタの素子形成頷域をマスクし、同じマスクを用いて
不純物のイオン注入をすることを各導電型について順に
行うことにより、製造工程におけるマスク数の低減を図
るものである。
する相補型薄膜トランジスタの製造方法において、一方
の導電型チャンネル薄膜トランジスタのゲート電極のパ
ターニング時には、他方の導電型チャンネル薄膜トラン
ジスタの素子形成頷域をマスクし、同じマスクを用いて
不純物のイオン注入をすることを各導電型について順に
行うことにより、製造工程におけるマスク数の低減を図
るものである。
チャンネルを形成する半導体層をポリシリコン層により
構成する薄膜トランジスタが知られている。このような
薄膜トランジスタにおいて、その構造を相補型にする場
合には、次のような工程によって製造されていた。
構成する薄膜トランジスタが知られている。このような
薄膜トランジスタにおいて、その構造を相補型にする場
合には、次のような工程によって製造されていた。
先ず、第２図ａに示すように、絶縁基板２１上にｐチャ
ンネルとｎチャンネルの各素子形成領域となるようにポ
リシリコン層２２．２２が形成され、その上部にそれぞ
れゲート絶縁膜２３．ゲート電極層２４が積層される。
ンネルとｎチャンネルの各素子形成領域となるようにポ
リシリコン層２２．２２が形成され、その上部にそれぞ
れゲート絶縁膜２３．ゲート電極層２４が積層される。
そして、ゲート電極層２４とゲートｉ＠ａ＠２３は同一
のレジストマスク層２５を以て同時にパターニングされ
る。
のレジストマスク層２５を以て同時にパターニングされ
る。
次に、第２図すに示すように、ｎチャンネル薄膜トラン
ジスタのソース・ドレイン領域２６．２６を形成するた
めのイオン注入が行われる。この時、ｐチャンネル側に
は、レジストマスク層２７が形成され、ｎ型の不純物の
打ち込みが阻止される。
ジスタのソース・ドレイン領域２６．２６を形成するた
めのイオン注入が行われる。この時、ｐチャンネル側に
は、レジストマスク層２７が形成され、ｎ型の不純物の
打ち込みが阻止される。
次に、第２図Ｃに示すように、ｐチャンネル薄膜トラン
ジスタのソース・ドレイン領域２日、２８を形成するた
めのイオン注入が行われる。この時、ｎチャンネル側に
は、レジストマスクＮ２９が形成されており、同様にｐ
型の不純物の打ち込みが阻止される。
ジスタのソース・ドレイン領域２日、２８を形成するた
めのイオン注入が行われる。この時、ｎチャンネル側に
は、レジストマスクＮ２９が形成されており、同様にｐ
型の不純物の打ち込みが阻止される。
（発明が解決しようとする課題〕
上述の工程により相補型薄膜トランジスタを製造する場
合には、ゲート電極のパターニング工程。
合には、ゲート電極のパターニング工程。
ｎ型の不純物のイオン注入工程、ｐ型の不純物のイオン
注入工程の計３回のレジストマスク層の形成工程が含ま
れる。
注入工程の計３回のレジストマスク層の形成工程が含ま
れる。
ところが、レジストマスク層２５，２７．２９の形成に
は、それだけ工数１時間が不可欠であり、薄膜トランジ
スタの製造のスルーブツトが低くなっでいる。
は、それだけ工数１時間が不可欠であり、薄膜トランジ
スタの製造のスルーブツトが低くなっでいる。
そこで、本発明は上述の技術的課題に鑑み、レジストマ
スク層の形成工程を減らし、その製造のスルーブツトを
改善するような相補型ｒｓ膜トランジスタの製造方法を
提供することを目的とする。
スク層の形成工程を減らし、その製造のスルーブツトを
改善するような相補型ｒｓ膜トランジスタの製造方法を
提供することを目的とする。
上述の目的を達成するために、本発明の相補型薄膜トラ
ンジスタの製造方法は、第１Ｒ電型チャンネル薄膜トラ
ンジスタと、第２導電型チャンネル薄膜トランジスタを
同一基板上に形成する相補型［１）ランジスタの製造方
法において、絶縁基板上に半導体層を形成し、その半導
体層上にゲート絶縁膜を介して全面にゲート電極層を形
成する工程と、第２導電型チャンネル薄膜トランジスタ
の素子形成領域をマスクしながら第１導電型チャンネル
薄膜トランジスタのゲート電極層をパターニングする工
程と、同じマスクを用いて第１導電型の不純物をイオン
注入する工程と、第１１！電型チャンネル薄膜トランジ
スタの素子形成領域をマスクしながら第２導電型チャン
ネル薄膜トランジスタのゲート電極層をパターニングす
る工程と、同じマスクを用いて第２導電型の不純物をイ
オン注入する工程とからなることを特徴とする。
ンジスタの製造方法は、第１Ｒ電型チャンネル薄膜トラ
ンジスタと、第２導電型チャンネル薄膜トランジスタを
同一基板上に形成する相補型［１）ランジスタの製造方
法において、絶縁基板上に半導体層を形成し、その半導
体層上にゲート絶縁膜を介して全面にゲート電極層を形
成する工程と、第２導電型チャンネル薄膜トランジスタ
の素子形成領域をマスクしながら第１導電型チャンネル
薄膜トランジスタのゲート電極層をパターニングする工
程と、同じマスクを用いて第１導電型の不純物をイオン
注入する工程と、第１１！電型チャンネル薄膜トランジ
スタの素子形成領域をマスクしながら第２導電型チャン
ネル薄膜トランジスタのゲート電極層をパターニングす
る工程と、同じマスクを用いて第２導電型の不純物をイ
オン注入する工程とからなることを特徴とする。
一方の導電型の薄膜トランジスタの素子形成領域をマス
クしながら他方の導電型の薄膜トランジスタのゲート電
極をパターニングする工程と、その他方の導電型の薄膜
トランジスタへイオン注入を行う工程を第１導電型と第
２導電型のそれぞれについて行うことで、マスクの形成
工程は２度で済むことになる。
クしながら他方の導電型の薄膜トランジスタのゲート電
極をパターニングする工程と、その他方の導電型の薄膜
トランジスタへイオン注入を行う工程を第１導電型と第
２導電型のそれぞれについて行うことで、マスクの形成
工程は２度で済むことになる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、ポリシリコン層を用いた相補型の薄膜トラ
ンジスタの製造方法であって、そのレジスト層を用いた
リソグラフィー工程の数が低減され、高スループツトを
実現させる例である。以下、本実施例を第１図ａ〜第１
図ｄを参照しながら説明する。
ンジスタの製造方法であって、そのレジスト層を用いた
リソグラフィー工程の数が低減され、高スループツトを
実現させる例である。以下、本実施例を第１図ａ〜第１
図ｄを参照しながら説明する。
まず、絶縁基板１上に半導体層であるポリシリコン層２
が形成される。このポリシリコン層２は、第１導電型チ
ャンネル薄膜トランジスタであるｎチャンネル薄膜トラ
ンジスタ及び第２導電型チャンネル薄膜トランジスタで
、あるｐチャンネル薄膜トランジスタのそれぞれ素子形
成領域となるポリシリコンＪｉ２ｎ、２ｐのパターンヘ
パターニングされる。これらポリシリコン層りｎ、２ｐ
上には、ゲート絶縁膜３が形成され、さらにそのゲート
絶縁Ｗ！Ｉ３上には、全面にゲート電極層４が形成され
る。
が形成される。このポリシリコン層２は、第１導電型チ
ャンネル薄膜トランジスタであるｎチャンネル薄膜トラ
ンジスタ及び第２導電型チャンネル薄膜トランジスタで
、あるｐチャンネル薄膜トランジスタのそれぞれ素子形
成領域となるポリシリコンＪｉ２ｎ、２ｐのパターンヘ
パターニングされる。これらポリシリコン層りｎ、２ｐ
上には、ゲート絶縁膜３が形成され、さらにそのゲート
絶縁Ｗ！Ｉ３上には、全面にゲート電極層４が形成され
る。
全面にゲート電極Ｎ４を形成した後、第１図ａに示すよ
うに、ｐチ＋ンネル薄膜トランジスタのポリシリコン１
！２ｐをレジストマスク層５を用いてマスクしながら、
同じレジストマスク層５を用いてｎチャンネル薄膜トラ
ンジスタのゲート電極層４をパターニングする。このパ
ターニングには、ＲＩＥ等の異方性エツチングが用いら
れ、ポリシリコン層２ｎの一部が露出する。
うに、ｐチ＋ンネル薄膜トランジスタのポリシリコン１
！２ｐをレジストマスク層５を用いてマスクしながら、
同じレジストマスク層５を用いてｎチャンネル薄膜トラ
ンジスタのゲート電極層４をパターニングする。このパ
ターニングには、ＲＩＥ等の異方性エツチングが用いら
れ、ポリシリコン層２ｎの一部が露出する。
次に、第１図すに示すように、同じレジストマスク層５
を残したまま、ｎチャンネル薄膜トランジスタのソース
・ドレイン領域を形成するためのイオン注入を行う、こ
の時、ｎチャンネルｍｌ！）ランジスタでは、パターニ
ングされたゲート電極層４とセルファラインでポリシリ
コン層２ｎへｎ型の不純物（例えば砒素）が打ち込まれ
、ｎ゛型の高濃度不純物領域６．６がそのポリシリコン
層２ｎに形成される。そのｎチャンネル薄膜トランジス
タにおけるゲート電極層４上のレジストマスク層５は、
このイオン注入時のイオンの突き抜は防止膜としても機
能する。ｐチャンネル薄膜トランジスタでは、レジスト
マスク層５が素子形成領域であるポリシリコンＭ２ｐの
範囲を覆っているため、ｎ型の不純物がポリシリコン層
２ｐへ打ち込まれることはない。
を残したまま、ｎチャンネル薄膜トランジスタのソース
・ドレイン領域を形成するためのイオン注入を行う、こ
の時、ｎチャンネルｍｌ！）ランジスタでは、パターニ
ングされたゲート電極層４とセルファラインでポリシリ
コン層２ｎへｎ型の不純物（例えば砒素）が打ち込まれ
、ｎ゛型の高濃度不純物領域６．６がそのポリシリコン
層２ｎに形成される。そのｎチャンネル薄膜トランジス
タにおけるゲート電極層４上のレジストマスク層５は、
このイオン注入時のイオンの突き抜は防止膜としても機
能する。ｐチャンネル薄膜トランジスタでは、レジスト
マスク層５が素子形成領域であるポリシリコンＭ２ｐの
範囲を覆っているため、ｎ型の不純物がポリシリコン層
２ｐへ打ち込まれることはない。
次に、レジストマスク層５を除去し、第１図Ｃに示すよ
うに、ｎチャンネル薄膜トランジスタの素子形成領域で
あるポリシリコンＪＩＷ２ｎ側をレジストマスク層７で
マスクしながら、同じレジストマスク層７でｐチャンネ
ル薄膜トランジスタのゲート電極層４をパターニングす
る。このパターニングには、例えばＲＩＥ等の異方性エ
ツチングが用いられる。
うに、ｎチャンネル薄膜トランジスタの素子形成領域で
あるポリシリコンＪＩＷ２ｎ側をレジストマスク層７で
マスクしながら、同じレジストマスク層７でｐチャンネ
ル薄膜トランジスタのゲート電極層４をパターニングす
る。このパターニングには、例えばＲＩＥ等の異方性エ
ツチングが用いられる。
次に、第１図ｄに示すように、同じレジストマスク層７
を残したまま、今度は、ｐチャンネル薄膜トランジスタ
のソース・ドレイン領域を形成するためのイオン注入を
行う、この時、ｐチャンネル薄膜トランジスタでは、ゲ
ート電極Ｎ４とセルファラインでポリシリコン層２ｐへ
ｐ型の不純物（例えばＢＦ□゛）が打ち込まれ、ｐ゛型
の高濃度不純物領域８，８がそのポリシリコン層２ｐに
形成される。ここでもｐチャンネル薄膜トランジスタの
レジストマスクＭ７は、イオン注入の突き抜は防止用に
機能する。また、ｎチャンネル薄膜トランジスタでは全
面がレジストマスクＮ７に覆われているために、ｐ型の
不純物がイオン注入されることはない。
を残したまま、今度は、ｐチャンネル薄膜トランジスタ
のソース・ドレイン領域を形成するためのイオン注入を
行う、この時、ｐチャンネル薄膜トランジスタでは、ゲ
ート電極Ｎ４とセルファラインでポリシリコン層２ｐへ
ｐ型の不純物（例えばＢＦ□゛）が打ち込まれ、ｐ゛型
の高濃度不純物領域８，８がそのポリシリコン層２ｐに
形成される。ここでもｐチャンネル薄膜トランジスタの
レジストマスクＭ７は、イオン注入の突き抜は防止用に
機能する。また、ｎチャンネル薄膜トランジスタでは全
面がレジストマスクＮ７に覆われているために、ｐ型の
不純物がイオン注入されることはない。
二のように本実施例の相補型薄膜トランジスタの製造方
法では、レジストマスク層が形成されてパターニングさ
れるのが、レジストマスク層５とレジストマスク層７の
形成時の合計２回と低減されることになり、従って、そ
の工数が少なくなると共に、高スループツトが容易に実
現できることになる。
法では、レジストマスク層が形成されてパターニングさ
れるのが、レジストマスク層５とレジストマスク層７の
形成時の合計２回と低減されることになり、従って、そ
の工数が少なくなると共に、高スループツトが容易に実
現できることになる。
本発明の相補型薄膜トランジスタの製造方法は、ゲート
電極層をパターニングし、第１導電型及び第２導電型の
不純物のイオン注入をそれぞれ行うに際して、そのパタ
ーニングの工程が２回で済むことになり、マスクの数が
低減される。このため、工程数が減り、歩留り向上や高
スループツトが実現されることになる。
電極層をパターニングし、第１導電型及び第２導電型の
不純物のイオン注入をそれぞれ行うに際して、そのパタ
ーニングの工程が２回で済むことになり、マスクの数が
低減される。このため、工程数が減り、歩留り向上や高
スループツトが実現されることになる。
第１図ａ〜第１図ｄは本発明の相補型薄膜トランジスタ
の製造方法の一例をその工程に従って説明するためのそ
れぞれ工程断面図、第２図ａ〜第２図Ｃは従来の相補型
薄膜トランジスタの製造方法の一例をその工程に従って
説明するためのそれぞれ工程断面図である。 ｌ・・・絶縁基板 ２・・・ポリシリコン層 ３・・・ゲート絶縁膜 ４・・・ゲート電極層 ５・・・レジストマスク層 ６・・・ｎ°型の高濃度不純物領域 ７・・・レジストマスク層 ８・・・ｐ゛型の高濃度不純物領域 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） 第２図 第２ 図す 第２
の製造方法の一例をその工程に従って説明するためのそ
れぞれ工程断面図、第２図ａ〜第２図Ｃは従来の相補型
薄膜トランジスタの製造方法の一例をその工程に従って
説明するためのそれぞれ工程断面図である。 ｌ・・・絶縁基板 ２・・・ポリシリコン層 ３・・・ゲート絶縁膜 ４・・・ゲート電極層 ５・・・レジストマスク層 ６・・・ｎ°型の高濃度不純物領域 ７・・・レジストマスク層 ８・・・ｐ゛型の高濃度不純物領域 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） 第２図 第２ 図す 第２
Claims (1)
- 【特許請求の範囲】 第１導電型チャンネル薄膜トランジスタと、第２導電型
チャンネル薄膜トランジスタを同一基板上に形成する相
補型薄膜トランジスタの製造方法において、 絶縁基板上に半導体層を形成し、その半導体層上にゲー
ト絶縁膜を介して全面にゲート電極層を形成する工程と
、 第２導電型チャンネル薄膜トランジスタの素子形成領域
をマスクしながら第１導電型チャンネル薄膜トランジス
タのゲート電極層をパターニングする工程と、 同じマスクを用いて第１導電型の不純物をイオン注入す
る工程と、 第１導電型チャンネル薄膜トランジスタの素子形成領域
をマスクしながら第２導電型チャンネル薄膜トランジス
タのゲート電極層をパターニングする工程と、 同じマスクを用いて第２導電型の不純物をイオン注入す
る工程とからなることを特徴とする相補型薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317369A JPH02162769A (ja) | 1988-12-15 | 1988-12-15 | 相補型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317369A JPH02162769A (ja) | 1988-12-15 | 1988-12-15 | 相補型薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162769A true JPH02162769A (ja) | 1990-06-22 |
Family
ID=18087479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317369A Pending JPH02162769A (ja) | 1988-12-15 | 1988-12-15 | 相補型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162769A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582486A2 (en) * | 1992-08-07 | 1994-02-09 | Sharp Kabushiki Kaisha | A thin film transistor pair and a process for fabricating the same |
| US5767930A (en) * | 1994-05-20 | 1998-06-16 | Mitsubishi Denki Kabushiki Kaisha | Active-matrix liquid crystal display and fabrication method thereof |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
-
1988
- 1988-12-15 JP JP63317369A patent/JPH02162769A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582486A2 (en) * | 1992-08-07 | 1994-02-09 | Sharp Kabushiki Kaisha | A thin film transistor pair and a process for fabricating the same |
| EP0582486A3 (ja) * | 1992-08-07 | 1994-04-20 | Sharp Kk | |
| US5767930A (en) * | 1994-05-20 | 1998-06-16 | Mitsubishi Denki Kabushiki Kaisha | Active-matrix liquid crystal display and fabrication method thereof |
| US6146930A (en) * | 1994-05-20 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating an active-matrix liquid crystal display |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6052594B2 (ja) | 半導体素子の製法 | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH02162769A (ja) | 相補型薄膜トランジスタの製造方法 | |
| JP2884504B2 (ja) | Ｃｍｏｓ素子の構造及びその製造方法 | |
| JPH0621445A (ja) | 半導体装置およびその製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JP2979864B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS633447A (ja) | Ｃｍｏｓ半導体集積回路装置の製造方法 | |
| JP2554929B2 (ja) | 高電圧ｎチャンネルトランジスターの製造方法 | |
| JPH04188762A (ja) | 半導体装置の製造方法 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| JP2594121B2 (ja) | 半導体装置の製造方法 | |
| JPH0113230B2 (ja) | ||
| KR930008534B1 (ko) | 듀얼게이트 트랜지스터 제조방법 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPS61287161A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| KR100215872B1 (ko) | 씨모스소자의 제조방법 | |
| JPS6257242A (ja) | 半導体装置の製造方法 | |
| JPH10189471A (ja) | 半導体装置の製造方法 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| JPS63272066A (ja) | 半導体装置の製造方法 | |
| JPS62133722A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS6165471A (ja) | 半導体装置の製造方法 | |
| JPS59124767A (ja) | 半導体・集積回路装置の製造方法 |