JP2979864B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2979864B2 JP2979864B2 JP4287218A JP28721892A JP2979864B2 JP 2979864 B2 JP2979864 B2 JP 2979864B2 JP 4287218 A JP4287218 A JP 4287218A JP 28721892 A JP28721892 A JP 28721892A JP 2979864 B2 JP2979864 B2 JP 2979864B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に係わり、特に不揮発性メモリ素子（以下ＥＰＲ
ＯＭと称す）と、ＥＰＲＯＭを駆動する周辺トランジス
タとしての絶縁ゲート電界効果トランジスタ（以下ＭＯ
ＳＦＥＴと称す）とを有する半導体集積回路装置の製造
方法に関する。
造方法に係わり、特に不揮発性メモリ素子（以下ＥＰＲ
ＯＭと称す）と、ＥＰＲＯＭを駆動する周辺トランジス
タとしての絶縁ゲート電界効果トランジスタ（以下ＭＯ
ＳＦＥＴと称す）とを有する半導体集積回路装置の製造
方法に関する。
【０００２】
【従来の技術】ＥＰＲＯＭと共存する周辺ＭＯＳＦＥＴ
のソース、ドレイン領域を単一の拡散層で形成する半導
体集積回路装置の場合は、ＥＰＲＯＭのソース、ドレイ
ン領域と周辺ＭＯＳＦＥＴのソース、ドレイン領域を同
じ構造、不純物濃度にすることができるから、両者は同
時に形成されその製造方法は簡素化される。
のソース、ドレイン領域を単一の拡散層で形成する半導
体集積回路装置の場合は、ＥＰＲＯＭのソース、ドレイ
ン領域と周辺ＭＯＳＦＥＴのソース、ドレイン領域を同
じ構造、不純物濃度にすることができるから、両者は同
時に形成されその製造方法は簡素化される。
【０００３】しかしながら近年、デバイスの信頼性寿命
の点から、周辺ＭＯＳＦＥＴは不純物濃度が異なる２つ
の拡散層からなるソースおよびドレイン領域を形成した
オフセット型（ＬＤＤ型）のＭＯＳＦＥＴや二重拡散型
（ＤＤＤ型）のＭＯＳＦＥＴを採用する方向にある。こ
のような装置においてＥＰＲＯＭと周辺ＭＯＳＦＥＴの
ソース、ドレイン領域を同時に形成しようとすると、Ｅ
ＰＲＯＭのソース、ドレイン領域も例えばオフセット型
となりＥＰＲＯＭとしては機能しなくなる。すなわち、
ホットエレクトロンに対する耐性を高めるための周辺Ｍ
ＯＳＦＥＴのオフセット型や二重拡散型のＭＯＳＦＥＴ
の構造は、ホットエレクトロンを積極的に利用してプロ
グラミングを行うＥＰＲＯＭとは相反するのである。
の点から、周辺ＭＯＳＦＥＴは不純物濃度が異なる２つ
の拡散層からなるソースおよびドレイン領域を形成した
オフセット型（ＬＤＤ型）のＭＯＳＦＥＴや二重拡散型
（ＤＤＤ型）のＭＯＳＦＥＴを採用する方向にある。こ
のような装置においてＥＰＲＯＭと周辺ＭＯＳＦＥＴの
ソース、ドレイン領域を同時に形成しようとすると、Ｅ
ＰＲＯＭのソース、ドレイン領域も例えばオフセット型
となりＥＰＲＯＭとしては機能しなくなる。すなわち、
ホットエレクトロンに対する耐性を高めるための周辺Ｍ
ＯＳＦＥＴのオフセット型や二重拡散型のＭＯＳＦＥＴ
の構造は、ホットエレクトロンを積極的に利用してプロ
グラミングを行うＥＰＲＯＭとは相反するのである。
【０００４】したがって、ＥＰＲＯＭのソース、ドレイ
ン領域の形成と、周辺ＭＯＳＦＥＴのソース、ドレイン
領域の形成とは別の工程でそれぞれに適した構造、不純
物濃度となるように行なう必要がある。
ン領域の形成と、周辺ＭＯＳＦＥＴのソース、ドレイン
領域の形成とは別の工程でそれぞれに適した構造、不純
物濃度となるように行なう必要がある。
【０００５】図６乃至図７に従来技術の製造方法を示
す。
す。
【０００６】まず図６（Ａ）に示すように、Ｐ型シリコ
ン基板１のＥＰＲＯＭを形成する第１の部分１００に第
１のＰウエル２を形成し、ＭＯＳＦＥＴを形成する第２
の部分２００に第２のＰウエル３を形成し、素子間分離
用のフィールド酸化膜４を選択的に形成する。第１の部
分１００の第１のＰウエル２上に第１のゲート絶縁膜６
を形成し、その上に不純物を含有した第１の多結晶シリ
コン層７を選択的に形成し、その表面に絶縁膜８を形成
し、絶縁膜８上から基板の第２の部分２００の第２のＰ
ウエル３上のゲート絶縁膜５上にかけて第２の多結晶シ
リコン層９を全面に形成する。
ン基板１のＥＰＲＯＭを形成する第１の部分１００に第
１のＰウエル２を形成し、ＭＯＳＦＥＴを形成する第２
の部分２００に第２のＰウエル３を形成し、素子間分離
用のフィールド酸化膜４を選択的に形成する。第１の部
分１００の第１のＰウエル２上に第１のゲート絶縁膜６
を形成し、その上に不純物を含有した第１の多結晶シリ
コン層７を選択的に形成し、その表面に絶縁膜８を形成
し、絶縁膜８上から基板の第２の部分２００の第２のＰ
ウエル３上のゲート絶縁膜５上にかけて第２の多結晶シ
リコン層９を全面に形成する。
【０００７】次に図６（Ｂ）に示すように、第１のリソ
グラフィーにより第１のレジストパターン３１を形成
し、これをマスクとして第２の多結晶シリコン層９，絶
縁膜８，第１の多結晶シリコン層７を順次エッチングし
て制御ゲート電極１３，第２のゲート絶縁膜１２，浮遊
ゲート電極１１を形成する。
グラフィーにより第１のレジストパターン３１を形成
し、これをマスクとして第２の多結晶シリコン層９，絶
縁膜８，第１の多結晶シリコン層７を順次エッチングし
て制御ゲート電極１３，第２のゲート絶縁膜１２，浮遊
ゲート電極１１を形成する。
【０００８】従来技術ではゲート電極構造を全て形成し
てからソース、ドレイン領域を形成するという全てのソ
ース、ドレイン領域が単一拡散層である方法を踏襲して
いるから、次の工程では図６（Ｃ）に示すように、第２
のリソグラフィーにより第２のレジストパターン３２を
形成し、これをマスクとして第２の多結晶シリコン層９
をエッチングしてゲート電極１４を形成する。
てからソース、ドレイン領域を形成するという全てのソ
ース、ドレイン領域が単一拡散層である方法を踏襲して
いるから、次の工程では図６（Ｃ）に示すように、第２
のリソグラフィーにより第２のレジストパターン３２を
形成し、これをマスクとして第２の多結晶シリコン層９
をエッチングしてゲート電極１４を形成する。
【０００９】次に図６（Ｄ）に示すように、第３のリソ
グラフィーにより第３のレジストパターン３３を形成
し、これと制御電極１３を含むＥＰＲＯＭのゲート電極
構造をマスクとして例えば砒素イオン１５をイオン注入
し、第３のレジストパターン３３を除去した後の活性化
熱処理によりＥＰＲＯＭのＮ+ 型ソース、ドレイン領域
２１を形成する。
グラフィーにより第３のレジストパターン３３を形成
し、これと制御電極１３を含むＥＰＲＯＭのゲート電極
構造をマスクとして例えば砒素イオン１５をイオン注入
し、第３のレジストパターン３３を除去した後の活性化
熱処理によりＥＰＲＯＭのＮ+ 型ソース、ドレイン領域
２１を形成する。
【００１０】次に図７に示すように、第４のリソグラフ
ィーにより第４のレジストパターン３４を形成し、これ
とＭＯＳＦＥＴのゲート電極１４をマスクとして高濃度
の砒素イオン１５と低濃度のリンイオン１６をイオン注
入して、第４のレジストパターン３４を除去した後の活
性化熱処理により、砒素によるＮ+ 型拡散層２２とリン
によるＮ- 型拡散層２３からＭＯＳＦＥＴの二重拡散型
ソース、ドレイン領域を形成する。
ィーにより第４のレジストパターン３４を形成し、これ
とＭＯＳＦＥＴのゲート電極１４をマスクとして高濃度
の砒素イオン１５と低濃度のリンイオン１６をイオン注
入して、第４のレジストパターン３４を除去した後の活
性化熱処理により、砒素によるＮ+ 型拡散層２２とリン
によるＮ- 型拡散層２３からＭＯＳＦＥＴの二重拡散型
ソース、ドレイン領域を形成する。
【００１１】
【発明が解決しようとする課題】以上説明した通り従来
技術の方法によると、図６（Ａ）の工程の後、ＥＰＲＯ
ＭおよびＭＯＳＦＥＴのソース、ドレイン領域を形成す
るまでに、４回ものリソグラフィーによるレジストパタ
ーン形成を必要とする。
技術の方法によると、図６（Ａ）の工程の後、ＥＰＲＯ
ＭおよびＭＯＳＦＥＴのソース、ドレイン領域を形成す
るまでに、４回ものリソグラフィーによるレジストパタ
ーン形成を必要とする。
【００１２】したがって製造期間が長くなり、かつマス
ク合せの誤差による製造歩留への影響が大きくなる。
ク合せの誤差による製造歩留への影響が大きくなる。
【００１３】
【課題を解決するための手段】本発明の特徴は、第１の
ゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜お
よび制御ゲート電極を有しかつ単一拡散層によるソース
およびドレイン領域を有するＥＰＲＯＭと、ゲート絶縁
膜およびゲート電極を有しかつ不純物濃度が異なる同一
導電型の２つの拡散層によるソースおよびドレイン領域
を有するＭＯＳＦＥＴとを具備する半導体集積回路装置
の製造方法において、半導体基板の前記ＥＰＲＯＭを形
成する第１の部分上に前記第１のゲート絶縁膜を形成
し、前記半導体基板の前記ＭＯＳＦＥＴを形成する第２
の部分上に前記ゲート絶縁膜を形成し、前記第１の部分
上に選択的に形成した第１の多結晶シリコン層を前記第
１のゲート絶縁膜上に設け、前記第１の多結晶シリコン
層の表面に絶縁膜を形成し、前記絶縁膜上から前記半導
体基板の第２の部分の前記ゲート絶縁膜上にかけて第２
の多結晶シリコン層を全面に形成する一連の工程の後、
第１のマスク層によって、前記半導体基板のＭＯＳＦＥ
Ｔを形成する第２の部分上の前記第２の多結晶シリコン
層にはパターニングを行なわないで該第２の部分の全面
を該第２の多結晶シリコン層で被覆した状態を維持し
て、前記半導体基板のＥＰＲＯＭを形成する第１の部分
上の前記第２の多結晶シリコン層、絶縁膜および第１の
多結晶シリコン層を順次パターニングして前記制御ゲー
ト電極、第２のゲート絶縁膜および浮遊ゲート電極をそ
れぞれ形成する工程と、次に、前記半導体基板の第２の
部分の全面を前記第２の多結晶シリコン層で被覆した状
態で前記制御ゲート電極をマスクの一部として不純物の
導入を前記半導体基板の第１の部分行ない前記不揮発性
メモリ素子のソースおよびドレイン領域を形成する工程
と、次に、第２のマスク層によって、前記半導体基板の
第１の部分の全面を被覆した状態で前記半導体基板の第
２の部分上の前記第２の多結晶シリコン層をパターニン
グして前記ＭＯＳＦＥＴのゲート電極を形成する工程
と、次に、前記半導体基板の第１の部分の全面をマスク
した状態で前記ゲート電極をマスクの一部として同一導
電型の第１および第２の不純物の導入を前記半導体基板
の第２の部分に行ない前記ＭＯＳＦＥＴの不純物濃度が
異なる２つの拡散層からなるソースおよびドレイン領域
を形成する工程とを有する半導体集積回路装置の製造方
法にある。
ゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜お
よび制御ゲート電極を有しかつ単一拡散層によるソース
およびドレイン領域を有するＥＰＲＯＭと、ゲート絶縁
膜およびゲート電極を有しかつ不純物濃度が異なる同一
導電型の２つの拡散層によるソースおよびドレイン領域
を有するＭＯＳＦＥＴとを具備する半導体集積回路装置
の製造方法において、半導体基板の前記ＥＰＲＯＭを形
成する第１の部分上に前記第１のゲート絶縁膜を形成
し、前記半導体基板の前記ＭＯＳＦＥＴを形成する第２
の部分上に前記ゲート絶縁膜を形成し、前記第１の部分
上に選択的に形成した第１の多結晶シリコン層を前記第
１のゲート絶縁膜上に設け、前記第１の多結晶シリコン
層の表面に絶縁膜を形成し、前記絶縁膜上から前記半導
体基板の第２の部分の前記ゲート絶縁膜上にかけて第２
の多結晶シリコン層を全面に形成する一連の工程の後、
第１のマスク層によって、前記半導体基板のＭＯＳＦＥ
Ｔを形成する第２の部分上の前記第２の多結晶シリコン
層にはパターニングを行なわないで該第２の部分の全面
を該第２の多結晶シリコン層で被覆した状態を維持し
て、前記半導体基板のＥＰＲＯＭを形成する第１の部分
上の前記第２の多結晶シリコン層、絶縁膜および第１の
多結晶シリコン層を順次パターニングして前記制御ゲー
ト電極、第２のゲート絶縁膜および浮遊ゲート電極をそ
れぞれ形成する工程と、次に、前記半導体基板の第２の
部分の全面を前記第２の多結晶シリコン層で被覆した状
態で前記制御ゲート電極をマスクの一部として不純物の
導入を前記半導体基板の第１の部分行ない前記不揮発性
メモリ素子のソースおよびドレイン領域を形成する工程
と、次に、第２のマスク層によって、前記半導体基板の
第１の部分の全面を被覆した状態で前記半導体基板の第
２の部分上の前記第２の多結晶シリコン層をパターニン
グして前記ＭＯＳＦＥＴのゲート電極を形成する工程
と、次に、前記半導体基板の第１の部分の全面をマスク
した状態で前記ゲート電極をマスクの一部として同一導
電型の第１および第２の不純物の導入を前記半導体基板
の第２の部分に行ない前記ＭＯＳＦＥＴの不純物濃度が
異なる２つの拡散層からなるソースおよびドレイン領域
を形成する工程とを有する半導体集積回路装置の製造方
法にある。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１および図２は本発明の第１の実施例を
工程順に示した断面図である。まず、図１（Ａ）の中間
製品を前述した図６（Ａ）と同様にして製造する。すな
わち、Ｐ型シリコン基板１のＥＰＲＯＭを配置する第１
の部分１００に第１のＰウエル２を形成し、このＥＰＲ
ＯＭを駆動する周辺ＭＯＳＦＥＴを配置する第２の部分
２００に第２のＰウエル３を形成し、素子間分離用のフ
ィールド酸化膜４を選択的に形成する。第１の部分１０
０の第１のＰウエル２上に第１のゲート絶縁膜６を形成
し、第２の部分２００の第２のＰウエル３上にゲート絶
縁膜５を形成し、第１のＰウエル２上の第１のゲート絶
縁膜６の上に不純物を含有した第１の多結晶シリコン層
７を選択的に形成し、その表面に絶縁膜８を形成し、絶
縁膜８上から基板の第２の部分の第２のＰウエル３上の
ゲート絶縁膜５上にかけて第２の多結晶シリコン層９を
全面に堆積する。この第２の多結晶シリコン層９には不
純物を含有した状態で堆積してもよいし、あるいは、不
純物を含有しないノンドープの状態で堆積し、ゲート電
極とした後からのソース、ドレイン領域形成の際にＮ型
もしくはＰ型の不純物を導入しても、あるいは不純物を
含有した状態で堆積しソース、ドレイン領域形成時にさ
らに不純物を付加してもよい。
工程順に示した断面図である。まず、図１（Ａ）の中間
製品を前述した図６（Ａ）と同様にして製造する。すな
わち、Ｐ型シリコン基板１のＥＰＲＯＭを配置する第１
の部分１００に第１のＰウエル２を形成し、このＥＰＲ
ＯＭを駆動する周辺ＭＯＳＦＥＴを配置する第２の部分
２００に第２のＰウエル３を形成し、素子間分離用のフ
ィールド酸化膜４を選択的に形成する。第１の部分１０
０の第１のＰウエル２上に第１のゲート絶縁膜６を形成
し、第２の部分２００の第２のＰウエル３上にゲート絶
縁膜５を形成し、第１のＰウエル２上の第１のゲート絶
縁膜６の上に不純物を含有した第１の多結晶シリコン層
７を選択的に形成し、その表面に絶縁膜８を形成し、絶
縁膜８上から基板の第２の部分の第２のＰウエル３上の
ゲート絶縁膜５上にかけて第２の多結晶シリコン層９を
全面に堆積する。この第２の多結晶シリコン層９には不
純物を含有した状態で堆積してもよいし、あるいは、不
純物を含有しないノンドープの状態で堆積し、ゲート電
極とした後からのソース、ドレイン領域形成の際にＮ型
もしくはＰ型の不純物を導入しても、あるいは不純物を
含有した状態で堆積しソース、ドレイン領域形成時にさ
らに不純物を付加してもよい。
【００１６】次に図１（Ｂ）に示すように、第１のリソ
グラフィーにより第１のマスク層である第１のレジスト
パターン４１を形成し、これをマスクとして半導体基板
のＥＰＲＯＭを形成する第１の部分１００上の第２の多
結晶シリコン層９，絶縁膜８，第１の多結晶シリコン層
７を順次エッチングして第２の多結晶シリコン層９から
制御ゲート電極１３を，絶縁膜８から第２のゲート絶縁
膜１２を，第１の多結晶シリコン層７から浮遊ゲート電
極１１を形成する。この際、半導体基板のＭＯＳＦＥＴ
を形成する第２の部分２００上の第２の多結晶シリコン
層９には第１のレジストパターン４１によりパターニン
グを行なわないで第２の部分２００の全面を第２の多結
晶シリコン層９で被覆した状態を維持する。
グラフィーにより第１のマスク層である第１のレジスト
パターン４１を形成し、これをマスクとして半導体基板
のＥＰＲＯＭを形成する第１の部分１００上の第２の多
結晶シリコン層９，絶縁膜８，第１の多結晶シリコン層
７を順次エッチングして第２の多結晶シリコン層９から
制御ゲート電極１３を，絶縁膜８から第２のゲート絶縁
膜１２を，第１の多結晶シリコン層７から浮遊ゲート電
極１１を形成する。この際、半導体基板のＭＯＳＦＥＴ
を形成する第２の部分２００上の第２の多結晶シリコン
層９には第１のレジストパターン４１によりパターニン
グを行なわないで第２の部分２００の全面を第２の多結
晶シリコン層９で被覆した状態を維持する。
【００１７】次に図１（Ｃ）に示すように、第１のレジ
ストパターン４１を除去した後、第２の多結晶シリコン
層９から形成された制御電極１３を含むＥＰＲＯＭのゲ
ート電極構造および半導体基板の第２の部分の全面を被
覆した状態の第２の多結晶シリコン層をマスクとして例
えば砒素イオン１５を加速電圧７０ｋｅＶ、ドーズ量５
×１０15／ｃｍ2 でイオン注入して、その後の活性化熱
処理によりＥＰＲＯＭのＮ+ 型ソース、ドレイン領域２
１を形成する。この場合、図１（Ｂ）の工程の後、第１
のレジストパターン４１を除去しないでイオン注入を行
ないしかる後に、第１のレジストパターン４１を除去し
て活性化熱処理を行ってもよい。いずれの場合でも、Ｅ
ＰＲＯＭのゲート電極構造の形成およびソース、ドレイ
ン領域の形成のリソグラフィーは一回のみである。
ストパターン４１を除去した後、第２の多結晶シリコン
層９から形成された制御電極１３を含むＥＰＲＯＭのゲ
ート電極構造および半導体基板の第２の部分の全面を被
覆した状態の第２の多結晶シリコン層をマスクとして例
えば砒素イオン１５を加速電圧７０ｋｅＶ、ドーズ量５
×１０15／ｃｍ2 でイオン注入して、その後の活性化熱
処理によりＥＰＲＯＭのＮ+ 型ソース、ドレイン領域２
１を形成する。この場合、図１（Ｂ）の工程の後、第１
のレジストパターン４１を除去しないでイオン注入を行
ないしかる後に、第１のレジストパターン４１を除去し
て活性化熱処理を行ってもよい。いずれの場合でも、Ｅ
ＰＲＯＭのゲート電極構造の形成およびソース、ドレイ
ン領域の形成のリソグラフィーは一回のみである。
【００１８】次に図１（Ｄ）に示すように、第２のリソ
グラフィーにより第２のマスク層である第２のレジスト
パターン４２を形成し、これをマスクとして第２の部分
２００上の第２の多結晶シリコン層９をエッチングして
ＭＯＳＦＥＴのゲート電極１４を形成する。
グラフィーにより第２のマスク層である第２のレジスト
パターン４２を形成し、これをマスクとして第２の部分
２００上の第２の多結晶シリコン層９をエッチングして
ＭＯＳＦＥＴのゲート電極１４を形成する。
【００１９】次に図２に示すように、第２のレジストパ
ターン４２を除去した後、第３のリソグラフィーにより
第３のマスク層である第３のレジストパターン４３を形
成し、これとＭＯＳＦＥＴのゲート電極１４をマスクと
して砒素イオン１５を加速電圧７０ｋｅＶ、ドーズ量約
１×１０15／ｃｍ2 の高濃度にイオン注入し、リンイオ
ン１６を加速電圧４０ｋｅＶ、ドーズ量約１×１０14／
ｃｍ2 の低濃度にイオン注入して、第３のレジストパタ
ーン４３を除去した後の活性化熱処理により、砒素によ
るＮ+ 型拡散層２２とリンによるＮ- 型拡散層２３から
ＭＯＳＦＥＴの二重拡散型ソース、ドレイン領域２４を
形成する。
ターン４２を除去した後、第３のリソグラフィーにより
第３のマスク層である第３のレジストパターン４３を形
成し、これとＭＯＳＦＥＴのゲート電極１４をマスクと
して砒素イオン１５を加速電圧７０ｋｅＶ、ドーズ量約
１×１０15／ｃｍ2 の高濃度にイオン注入し、リンイオ
ン１６を加速電圧４０ｋｅＶ、ドーズ量約１×１０14／
ｃｍ2 の低濃度にイオン注入して、第３のレジストパタ
ーン４３を除去した後の活性化熱処理により、砒素によ
るＮ+ 型拡散層２２とリンによるＮ- 型拡散層２３から
ＭＯＳＦＥＴの二重拡散型ソース、ドレイン領域２４を
形成する。
【００２０】上記の説明では第２のレジストパターン４
２を除去した後、第３のリソグラフィーにより第３のマ
スク層である第３のレジストパターン４３を形成してい
るが、第２のレジストパターン４２を除去しないでその
まま、図２の工程において、砒素イオン１５とリンイオ
ン１６をイオン注入する際のマスクとして使用すること
ができる。しかし、後から述べる第２の実施例のように
周辺ＭＯＳＦＥＴがＣＭＯＳ構成の場合は、ＥＰＲＯＭ
形成部分とともにＣＭＯＳのＰチャンネルＭＯＳＦＥＴ
形成部分をマスクするから、図２のように第３のレジス
トパターンを新たに形成する必要がある。
２を除去した後、第３のリソグラフィーにより第３のマ
スク層である第３のレジストパターン４３を形成してい
るが、第２のレジストパターン４２を除去しないでその
まま、図２の工程において、砒素イオン１５とリンイオ
ン１６をイオン注入する際のマスクとして使用すること
ができる。しかし、後から述べる第２の実施例のように
周辺ＭＯＳＦＥＴがＣＭＯＳ構成の場合は、ＥＰＲＯＭ
形成部分とともにＣＭＯＳのＰチャンネルＭＯＳＦＥＴ
形成部分をマスクするから、図２のように第３のレジス
トパターンを新たに形成する必要がある。
【００２１】以上説明した通りこの第１の実施例の方法
によると、図６（Ａ）と同じ図１（Ａ）の工程の後、Ｅ
ＰＲＯＭおよびＭＯＳＦＥＴのソース、ドレイン領域を
形成するまでにリソグラフィーによるレジストパターン
形成は２回もしくは３回だけでよいので、４回のリソグ
ラフィーを必要とする従来技術の方法と比較して、製造
期間は短くなり、フォトマスクの種類が少となり、かつ
マスク合せの誤差による製造歩留への影響は小さくな
る。
によると、図６（Ａ）と同じ図１（Ａ）の工程の後、Ｅ
ＰＲＯＭおよびＭＯＳＦＥＴのソース、ドレイン領域を
形成するまでにリソグラフィーによるレジストパターン
形成は２回もしくは３回だけでよいので、４回のリソグ
ラフィーを必要とする従来技術の方法と比較して、製造
期間は短くなり、フォトマスクの種類が少となり、かつ
マスク合せの誤差による製造歩留への影響は小さくな
る。
【００２２】図３は第１の実施例を変更した実施例であ
り、周辺ＭＯＳＦＥＴのソース、ドレイン領域をオフセ
ット型にした場合である。
り、周辺ＭＯＳＦＥＴのソース、ドレイン領域をオフセ
ット型にした場合である。
【００２３】図１（Ｄ）の工程の後、図３（Ａ）に示す
ように、第３のリソグラフィーにより第３のマスク層で
ある第３のレジストパターン４３を形成し、これとＭＯ
ＳＦＥＴのゲート電極１４をマスクとして低濃度の砒素
イオン１５をイオン注入して、第３のレジストパターン
４３を除去した後の活性化熱処理により、砒素によるＮ
- 型拡散層５２を形成する。
ように、第３のリソグラフィーにより第３のマスク層で
ある第３のレジストパターン４３を形成し、これとＭＯ
ＳＦＥＴのゲート電極１４をマスクとして低濃度の砒素
イオン１５をイオン注入して、第３のレジストパターン
４３を除去した後の活性化熱処理により、砒素によるＮ
- 型拡散層５２を形成する。
【００２４】次に図３（Ｂ）に示すように、全面に絶縁
膜、例えばシリコン酸化膜を堆積し異方性のリアクティ
ブイオンエッチングによりゲート電極１４の側面にシリ
コン酸化膜からなるサイドウォール５１を形成し、第４
のリソグラフィーにより第４のマスク層である第４のレ
ジストパターン４４を形成する。そしてこの第４のレジ
ストパターン４４、ゲート電極１４およびサイドウォー
ル５１をマスクとして高濃度のリンイオン１６をイオン
注入して、第４のレジストパターン４４を除去した後の
活性化熱処理により、リンによるＮ+ 型拡散層５３を形
成し先のＮ- 型拡散層５２とともにＭＯＳＦＥＴのオフ
セット型ソース、ドレイン領域５４を構成する。
膜、例えばシリコン酸化膜を堆積し異方性のリアクティ
ブイオンエッチングによりゲート電極１４の側面にシリ
コン酸化膜からなるサイドウォール５１を形成し、第４
のリソグラフィーにより第４のマスク層である第４のレ
ジストパターン４４を形成する。そしてこの第４のレジ
ストパターン４４、ゲート電極１４およびサイドウォー
ル５１をマスクとして高濃度のリンイオン１６をイオン
注入して、第４のレジストパターン４４を除去した後の
活性化熱処理により、リンによるＮ+ 型拡散層５３を形
成し先のＮ- 型拡散層５２とともにＭＯＳＦＥＴのオフ
セット型ソース、ドレイン領域５４を構成する。
【００２５】この実施例ではオフセット型にするために
１回多くの第４のリソグラフィーを必要とするが、図６
の従来技術でもＭＯＳＦＥＴにオフセット型のソース、
ドレイン領域を採用する場合は同様にオフセット型にす
るために１回多くの第５のリソグラフィーを必要とする
から、本実施例でも従来技術よりリソグラフィーが１回
もしくは２回少なくなることに変りない。
１回多くの第４のリソグラフィーを必要とするが、図６
の従来技術でもＭＯＳＦＥＴにオフセット型のソース、
ドレイン領域を採用する場合は同様にオフセット型にす
るために１回多くの第５のリソグラフィーを必要とする
から、本実施例でも従来技術よりリソグラフィーが１回
もしくは２回少なくなることに変りない。
【００２６】図４、図５は本発明の第２の実施例とし
て、半導体基板の第２の部分２００に、第１の実施例の
Ｎチャンネル型のＭＯＳＦＥＴに加えてＰチャンネル型
のＭＯＳＦＥＴも形成したＣＭＯＳを、周辺ＭＯＳＦＥ
Ｔとした場合である。尚、図４、図５において図１，図
２と同一もしくは類似の機能の箇所は同じ符号で示して
あり、また図４の（Ａ），（Ｂ），（Ｃ）および（Ｄ）
はそれぞれ図１の（Ａ），（Ｂ），（Ｃ）および（Ｄ）
に対応し、図５の（Ａ）は図２に対応しているから重複
する説明は省略する。
て、半導体基板の第２の部分２００に、第１の実施例の
Ｎチャンネル型のＭＯＳＦＥＴに加えてＰチャンネル型
のＭＯＳＦＥＴも形成したＣＭＯＳを、周辺ＭＯＳＦＥ
Ｔとした場合である。尚、図４、図５において図１，図
２と同一もしくは類似の機能の箇所は同じ符号で示して
あり、また図４の（Ａ），（Ｂ），（Ｃ）および（Ｄ）
はそれぞれ図１の（Ａ），（Ｂ），（Ｃ）および（Ｄ）
に対応し、図５の（Ａ）は図２に対応しているから重複
する説明は省略する。
【００２７】まず、図１（Ａ）に対応する図４（Ａ）で
は、Ｐ型シリコン基板１の第２の部分２００にＮチャン
ネル型ＭＯＳＦＥＴを形成するための第２のＰウエル３
とともに、Ｐチャンネル型ＭＯＳＦＥＴを形成するため
のＮウエル６３を設ける。また第１のＰウエル２用のコ
ンタクト部６２を配置しその上に第１のゲート絶縁膜６
と同時に薄いシリコン酸化膜６’を形成する。
は、Ｐ型シリコン基板１の第２の部分２００にＮチャン
ネル型ＭＯＳＦＥＴを形成するための第２のＰウエル３
とともに、Ｐチャンネル型ＭＯＳＦＥＴを形成するため
のＮウエル６３を設ける。また第１のＰウエル２用のコ
ンタクト部６２を配置しその上に第１のゲート絶縁膜６
と同時に薄いシリコン酸化膜６’を形成する。
【００２８】次の図１（Ｂ）に対応する図４（Ｂ）で
は、第１のリソグラフィーによる第１のレジストパター
ン４１は、Ｎウエル６３も含めた第２の部分２００上の
第２の多結晶シリコン層９を全て被覆し、またコンタク
ト部６２上も被覆する。
は、第１のリソグラフィーによる第１のレジストパター
ン４１は、Ｎウエル６３も含めた第２の部分２００上の
第２の多結晶シリコン層９を全て被覆し、またコンタク
ト部６２上も被覆する。
【００２９】次の図１（Ｃ）に対応する図４（Ｃ）で
は、ＥＰＲＯＭの制御電極１３を含むゲート電極構造、
第２の部分２００の全面およびコンタクト部６２を被覆
した状態の第２の多結晶シリコン層９をマスクとして砒
素イオン１５のイオン注入を行い、その後の活性化熱処
理によりＥＰＲＯＭのソース、ドレイン領域２１を形成
する。
は、ＥＰＲＯＭの制御電極１３を含むゲート電極構造、
第２の部分２００の全面およびコンタクト部６２を被覆
した状態の第２の多結晶シリコン層９をマスクとして砒
素イオン１５のイオン注入を行い、その後の活性化熱処
理によりＥＰＲＯＭのソース、ドレイン領域２１を形成
する。
【００３０】次の図１（Ｄ）に対応する図４（Ｄ）で
は、第２のリソグラフィーによる第２のレジストパター
ン４２をマスクとして、第２の部分２００上の第２の多
結晶シリコン層９をエッチングしてＮチャンネル型ＭＯ
ＳＦＥＴのゲート電極１４とともにＰチャンネル型ＭＯ
ＳＦＥＴのゲート電極６４を形成する。
は、第２のリソグラフィーによる第２のレジストパター
ン４２をマスクとして、第２の部分２００上の第２の多
結晶シリコン層９をエッチングしてＮチャンネル型ＭＯ
ＳＦＥＴのゲート電極１４とともにＰチャンネル型ＭＯ
ＳＦＥＴのゲート電極６４を形成する。
【００３１】次の図２に対応する図５（Ａ）では、第３
のリソグラフィーによる第３のレジストパターン４３に
よって第１の部分１００の第１のＰウエル２上をマスク
するとともに第２の部分２００のＮウエル６３上もマス
クし、砒素イオン１５とリンイオン１６をイオン注入し
て、第３のレジストパターン４３を除去した後の活性化
熱処理により、第２の部分の２００の第２のＰウエル３
にＮチャンネルＭＯＳＦＥＴの二重拡散型ソース、ドレ
イン領域２４を形成する。
のリソグラフィーによる第３のレジストパターン４３に
よって第１の部分１００の第１のＰウエル２上をマスク
するとともに第２の部分２００のＮウエル６３上もマス
クし、砒素イオン１５とリンイオン１６をイオン注入し
て、第３のレジストパターン４３を除去した後の活性化
熱処理により、第２の部分の２００の第２のＰウエル３
にＮチャンネルＭＯＳＦＥＴの二重拡散型ソース、ドレ
イン領域２４を形成する。
【００３２】次に図５（Ｂ）に示すように、第４のリソ
グラフィーにより第４のマスク層である第４のレジスト
パターン４４により、第１の部分の１００の第１のＰウ
エル２のコンタクト部６２を除く全面上をマスクすると
ともに第２の部分の２００の第２のＰウエル３上もマス
クし、硼素イオン１７をイオン注入して、第４のレジス
トパターン４４を除去した後の活性化熱処理により、第
２の部分の２００のＮウエル６３にＰチャンネルＭＯＳ
ＦＥＴのＰ+ 型ソース、ドレイン領域６７を形成し、ま
た第１の部分の１００の第１のＰウエル２にＰ+ 型コン
タクト領域７３を形成する。
グラフィーにより第４のマスク層である第４のレジスト
パターン４４により、第１の部分の１００の第１のＰウ
エル２のコンタクト部６２を除く全面上をマスクすると
ともに第２の部分の２００の第２のＰウエル３上もマス
クし、硼素イオン１７をイオン注入して、第４のレジス
トパターン４４を除去した後の活性化熱処理により、第
２の部分の２００のＮウエル６３にＰチャンネルＭＯＳ
ＦＥＴのＰ+ 型ソース、ドレイン領域６７を形成し、ま
た第１の部分の１００の第１のＰウエル２にＰ+ 型コン
タクト領域７３を形成する。
【００３３】次に図５（Ｃ）に示すように、Ｐ+ 型コン
タクト領域７３上の第１のゲート絶縁膜６と同時に形成
した薄いシリコン酸化膜６’を除去し、層間絶縁膜７２
を形成し、そこにコンタクトホール７４を形成し、コン
タクトホール７４を通して各領域に接続するアルミ電極
配線７１を形成する。
タクト領域７３上の第１のゲート絶縁膜６と同時に形成
した薄いシリコン酸化膜６’を除去し、層間絶縁膜７２
を形成し、そこにコンタクトホール７４を形成し、コン
タクトホール７４を通して各領域に接続するアルミ電極
配線７１を形成する。
【００３４】この第２の実施例ではＣＭＯＳのＰチャン
ネルＭＯＳＦＥＴを形成するために一回多くの第４のリ
ソグラフィーを必要とするが、図６の従来技術でもＣＭ
ＯＳのＰチャンネルＭＯＳＦＥＴを形成する場合は同様
に一回多くの第５のリソグラフィーを必要とするから、
本実施例でも従来技術よりリソグラフィーが１回少なく
なることに変りない。また、図６、図７の従来技術でも
その後の工程で図５（Ｃ）に示す構造が必要の際は同様
のプロセス、リソグラフィーが追加される。
ネルＭＯＳＦＥＴを形成するために一回多くの第４のリ
ソグラフィーを必要とするが、図６の従来技術でもＣＭ
ＯＳのＰチャンネルＭＯＳＦＥＴを形成する場合は同様
に一回多くの第５のリソグラフィーを必要とするから、
本実施例でも従来技術よりリソグラフィーが１回少なく
なることに変りない。また、図６、図７の従来技術でも
その後の工程で図５（Ｃ）に示す構造が必要の際は同様
のプロセス、リソグラフィーが追加される。
【００３５】
【発明の効果】以上説明したように本発明によると、Ｅ
ＰＲＯＭおよびＥＰＲＯＭを駆動するＭＯＳＦＥＴを具
備する半導体集積回路装置を少ないリソグラフィーの回
数で製造することが出来るので、製造期間が短くなり、
フォトマスクの種類が少となり、かつマスク合せの誤差
による製造歩留への悪影響が小さくなる。
ＰＲＯＭおよびＥＰＲＯＭを駆動するＭＯＳＦＥＴを具
備する半導体集積回路装置を少ないリソグラフィーの回
数で製造することが出来るので、製造期間が短くなり、
フォトマスクの種類が少となり、かつマスク合せの誤差
による製造歩留への悪影響が小さくなる。
【図１】本発明の第１の実施例を工程順に示した断面図
である。
である。
【図２】本発明の第１の実施例の図１（Ｄ）の次の工程
を示す断面図である。
を示す断面図である。
【図３】本発明の第１の実施例の一部を変更した実施例
であり、図１（Ｄ）の次からの工程を示す断面図であ
る。
であり、図１（Ｄ）の次からの工程を示す断面図であ
る。
【図４】本発明の第２の実施例を工程順に示した断面図
である。
である。
【図５】本発明の第２の実施例の図４（Ｄ）の次からの
工程を示す断面図である。
工程を示す断面図である。
【図６】従来技術を工程順に示した断面図である。
【図７】従来技術の図６（Ｄ）の次の工程を示す断面図
である。
である。
１ Ｐ型シリコン基板 ２ 第１のＰウエル ３ 第２のＰウエル ４ フィールド酸化膜 ５ ゲート絶縁膜 ６ 第１のゲート絶縁膜 ６’ 薄いシリコン酸化膜 ７ 第１の多結晶シリコン層 ８ 絶縁膜 ９ 第２の多結晶シリコン層 １１ 浮遊ゲート電極 １２ 第２のゲート絶縁膜 １３ 制御ゲート電極 １４，６４ ゲート電極 １５ 砒素イオン １６ リンイオン １７ 硼素イオン ２１ ＥＰＲＯＭのソース、ドレイン領域 ２２，５３ Ｎ+ 型拡散層 ２３，５２ Ｎ- 型拡散層 ２４，５４ ＭＯＳＦＥＴのソース、ドレイン領域 ３１，３２，３３，４１，４２，４３，４４ レジス
トパターン ６２ コンタクト部 ６３ Ｎウエル ７１ アルミ電極配線 ７２ 層間絶縁膜 ７３ Ｐ+ 型コンタクト領域 ７４ コンタクトホール １００ ＥＰＲＯＭを形成する第１の部分 ２００ ＭＯＳＦＥＴを形成する第２の部分
トパターン ６２ コンタクト部 ６３ Ｎウエル ７１ アルミ電極配線 ７２ 層間絶縁膜 ７３ Ｐ+ 型コンタクト領域 ７４ コンタクトホール １００ ＥＰＲＯＭを形成する第１の部分 ２００ ＭＯＳＦＥＴを形成する第２の部分
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 第１のゲート絶縁膜、浮遊ゲート電極、
第２のゲート絶縁膜および制御ゲート電極を有しかつ単
一拡散層によるソースおよびドレイン領域を有する不揮
発性メモリ素子と、ゲート絶縁膜およびゲート電極を有
しかつ不純物濃度が異なる同一導電型の２つの拡散層に
よるソースおよびドレイン領域を有する絶縁ゲート電界
効果トランジスタとを具備する半導体集積回路装置の製
造方法において、 半導体基板の前記不揮発性メモリ素子を形成する第１の
部分上に前記第１のゲート絶縁膜を形成し、前記半導体
基板の前記絶縁ゲート電界効果トランジスタを形成する
第２の部分上に前記ゲート絶縁膜を形成し、前記第１の
部分上に選択的に形成した第１の多結晶シリコン層を前
記第１のゲート絶縁膜上に設け、前記第１の多結晶シリ
コン層の表面に絶縁膜を形成し、前記絶縁膜上から前記
半導体基板の第２の部分の前記ゲート絶縁膜上にかけて
第２の多結晶シリコン層を全面に形成する一連の工程の
後、 第１のマスク層によって、前記半導体基板の絶縁ゲート
電界効果トランジスタを形成する第２の部分上の前記第
２の多結晶シリコン層にはパターニングを行なわないで
該第２の部分の全面を該第２の多結晶シリコン層で被覆
した状態を維持して、前記半導体基板の不揮発性メモリ
素子を形成する第１の部分上の前記第２の多結晶シリコ
ン層、絶縁膜および第１の多結晶シリコン層を順次パタ
ーニングして前記制御ゲート電極、第２のゲート絶縁膜
および浮遊ゲート電極をそれぞれ形成する工程と、次に、 前記半導体基板の第２の部分の全面を前記第２の
多結晶シリコン層で被覆した状態で前記制御ゲート電極
をマスクの一部として不純物の導入を前記半導体基板の
第１の部分行ない前記不揮発性メモリ素子のソースおよ
びドレイン領域を形成する工程と、次に、 第２のマスク層によって、前記半導体基板の第１
の部分の全面を被覆した状態で前記半導体基板の第２の
部分上の前記第２の多結晶シリコン層をパターニングし
て前記絶縁ゲート電界効果トランジスタのゲート電極を
形成する工程と、次に、 前記半導体基板の第１の部分の全面をマスクした
状態で前記ゲート電極をマスクの一部として同一導電型
の第１および第２の不純物の導入を前記半導体基板の第
２の部分に行ない前記絶縁ゲート電界効果トランジスタ
の不純物濃度が異なる２つの拡散層からなるソースおよ
びドレイン領域を形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】 前記同一導電型の第１および第２の不純
物の導入を前記半導体基板の第２の部分に行なう際の前
記半導体基板の第１の部分の全面マスクは前記第２のマ
スク層によりそのまま行なうことを特徴とする請求項１
に記載の半導体集積回路装置の製造方法。 - 【請求項３】 前記同一導電型の第１および第２の不純
物の導入を前記半導体基板の第２の部分に行なう際の前
記半導体基板の第１の部分の全面マスクは、前記第２の
マスク層を除去した後に形成した第３のマスクにより行
なうことを特徴とする請求項１に記載の半導体集積回路
装置の製造方法。 - 【請求項４】 前記絶縁ゲート電界効果トランジスタは
ＣＭＯＳのＮチャンネル型のトランジスタであり、該Ｃ
ＭＯＳのＰチャンネル型のトランジスタも前記半導体基
板の第２の部分に形成され、前記第３のマスクにより前
記半導体基板の第１の部分の全面がマスクされるととも
に前記半導体基板の第２の部分の該ＣＭＯＳのＰチャン
ネル型のトランジスタが形成される箇所の全面もマスク
されることを特徴とする請求項３に記載の半導体集積回
路装置の製造方法。 - 【請求項５】 前記同一導電型の第１および第２の不純
物はたがいに拡散係数の異なる不純物であることを特徴
とする請求項１、請求項２、請求項３もしくは請求項４
に記載の半導体集積回路装置の製造方法。 - 【請求項６】 前記同一導電型の第１および第２の不純
物は砒素およびリンであることを特徴とする請求項５に
記載の半導体集積回路装置の製造方法。 - 【請求項７】 前記同一導電型の第１および第２の不純
物の導入はともに前記ゲート電極の側面が同じ状態で行
なわれることを特徴とする請求項１、請求項２、請求項
３、請求項４、請求項５もしくは請求項６に記載の半導
体集積回路装置の製造方法。 - 【請求項８】 前記同一導電型の第１および第２の不純
物の導入は、前記第１の不純物の導入の後に前記ゲート
電極の側面にサイドウォールを形成し、しかる後に、前
記第２の不純物の導入を行なうことを特徴とする請求項
１、請求項２、請求項３、請求項４、請求項５もしくは
請求項６に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287218A JP2979864B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287218A JP2979864B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140634A JPH06140634A (ja) | 1994-05-20 |
| JP2979864B2 true JP2979864B2 (ja) | 1999-11-15 |
Family
ID=17714578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4287218A Expired - Lifetime JP2979864B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979864B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189068A (ja) * | 1988-01-22 | 1989-07-28 | Fanuc Ltd | 外部記憶媒体の初期化指令方式 |
| US20020123180A1 (en) | 2001-03-01 | 2002-09-05 | Peter Rabkin | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
-
1992
- 1992-10-26 JP JP4287218A patent/JP2979864B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140634A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |