JP2917696B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JP2917696B2 JP2917696B2 JP4245896A JP24589692A JP2917696B2 JP 2917696 B2 JP2917696 B2 JP 2917696B2 JP 4245896 A JP4245896 A JP 4245896A JP 24589692 A JP24589692 A JP 24589692A JP 2917696 B2 JP2917696 B2 JP 2917696B2
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ半導体装置の製
造方法に関し、特にＬＤＤ構造を有するＭＯＳ型トラン
ジスタ（以下、ＬＤＤトランジスタと称する）の製造方
法に関する。
造方法に関し、特にＬＤＤ構造を有するＭＯＳ型トラン
ジスタ（以下、ＬＤＤトランジスタと称する）の製造方
法に関する。
【０００２】
【従来の技術】従来のＬＤＤトランジスタを有するＣＭ
ＯＳ半導体装置の製造方法として、図３に示すようなも
のが採用されている。この例ではトランジスタのＬＤＤ
層及びソース・ドレイン層（ＳＤ層）の製造工程のみ抜
き出している。まず、図３（ａ）のように、Ｐ型基板２
０１上にＮウェル２０２を形成し、素子分離領域となる
フィールド酸化膜２０３をＬＯＣＯＳ法で形成し、かつ
ゲート酸化膜２０４、ゲート電極２０５を形成する。続
いてフォトレジストを用いてＮチャネルトランジスタ領
域以外を覆うようにパターン形成を行い、リンを40Ke
Ｖ，３×1013cm-2程度イオン注入してＬＤＤ層２０７を
形成する。
ＯＳ半導体装置の製造方法として、図３に示すようなも
のが採用されている。この例ではトランジスタのＬＤＤ
層及びソース・ドレイン層（ＳＤ層）の製造工程のみ抜
き出している。まず、図３（ａ）のように、Ｐ型基板２
０１上にＮウェル２０２を形成し、素子分離領域となる
フィールド酸化膜２０３をＬＯＣＯＳ法で形成し、かつ
ゲート酸化膜２０４、ゲート電極２０５を形成する。続
いてフォトレジストを用いてＮチャネルトランジスタ領
域以外を覆うようにパターン形成を行い、リンを40Ke
Ｖ，３×1013cm-2程度イオン注入してＬＤＤ層２０７を
形成する。
【０００３】次に、図３（ｂ）のように、フォトレジス
ト２０６を除去し、今度はＰチャネルトランジスタ領域
以外を覆ってボロンを例えば30KeＶ，３×1013cm-2程度
イオン注入してＬＤＤ層２０９を形成する。その後、フ
ォトレジスト２０８を除去した後、窒素雰囲気中で 950
℃20分程度の熱処理を行い、ＬＤＤ層の活性化を行う。
続いて、図３（ｃ）のように、全面に 0.2μｍ厚程度の
酸化膜を成長し、全面エッチングバックすることによっ
てゲート電極の横のみ酸化膜が残るようにし、側壁２１
０を形成する。さらにＣＶＤ法で全面に20〜30nmの酸化
膜を堆積させる。
ト２０６を除去し、今度はＰチャネルトランジスタ領域
以外を覆ってボロンを例えば30KeＶ，３×1013cm-2程度
イオン注入してＬＤＤ層２０９を形成する。その後、フ
ォトレジスト２０８を除去した後、窒素雰囲気中で 950
℃20分程度の熱処理を行い、ＬＤＤ層の活性化を行う。
続いて、図３（ｃ）のように、全面に 0.2μｍ厚程度の
酸化膜を成長し、全面エッチングバックすることによっ
てゲート電極の横のみ酸化膜が残るようにし、側壁２１
０を形成する。さらにＣＶＤ法で全面に20〜30nmの酸化
膜を堆積させる。
【０００４】しかる後、図３（ｄ）のように、全面にア
ルミニウムを１μ程度付着させ、Ｎチャネル領域以外に
アルミニウム２１１が残るようににパターン形成を行
う。そして、ヒ素を70KeＶ，５×1015cm-2程度イオン注
入し、ＳＤ層としてのＮ+ 層２１２を形成する。この
時、側壁の下にはヒ素が入らず、先に導入したＬＤＤ層
２０７のみが形成されている。すなわち、ＬＤＤ構造と
なる。
ルミニウムを１μ程度付着させ、Ｎチャネル領域以外に
アルミニウム２１１が残るようににパターン形成を行
う。そして、ヒ素を70KeＶ，５×1015cm-2程度イオン注
入し、ＳＤ層としてのＮ+ 層２１２を形成する。この
時、側壁の下にはヒ素が入らず、先に導入したＬＤＤ層
２０７のみが形成されている。すなわち、ＬＤＤ構造と
なる。
【０００５】更に、図３（ｅ）のように、アルミニウム
パターン２１１を除去した後、先に示したのと同様な手
順で今度はＰチャネル領域以外にアルミニウム２１３が
残るようにパターン形成を行う。続いてボロンを30Ke
Ｖ，５×1015cm-2程度イオン注入し、ＳＤ層としてのＰ
+ 層２１４を形成する。Ｎチャネル側と同じく、側壁下
にはボロンが入らず、ＬＤＤ層２０９のみが形成され、
ＬＤＤ構造となる。この後、アルミニウムパターン２１
３を除去し、ソース・ドレイン層の活性化のため窒素雰
囲気で 900℃10分程度の熱処理をすれば、Ｎチャネル及
びＰチャネルトランジスタ部は完成する。
パターン２１１を除去した後、先に示したのと同様な手
順で今度はＰチャネル領域以外にアルミニウム２１３が
残るようにパターン形成を行う。続いてボロンを30Ke
Ｖ，５×1015cm-2程度イオン注入し、ＳＤ層としてのＰ
+ 層２１４を形成する。Ｎチャネル側と同じく、側壁下
にはボロンが入らず、ＬＤＤ層２０９のみが形成され、
ＬＤＤ構造となる。この後、アルミニウムパターン２１
３を除去し、ソース・ドレイン層の活性化のため窒素雰
囲気で 900℃10分程度の熱処理をすれば、Ｎチャネル及
びＰチャネルトランジスタ部は完成する。
【０００６】
【発明が解決しようとする課題】この従来のＬＤＤトラ
ンジスタの製造方法では、パターン形成のためのフォト
リソグラフィ工程が、ＮチャネルトランジスタのＬＤＤ
層形成，ＰチャネルトランジスタのＬＤＤ層形成，Ｎチ
ャネルトランジスタのＳＤ層形成，Ｐチャネルトランジ
スタのＳＤ層形成と４回必要であり、したがってパター
ンマスクも４枚必要な上に、工程が長いという問題点が
あった。本発明の目的は、フォトリソグラフィ工程を削
減して工程の短縮化を図ったＣＭＯＳ半導体装置の製造
方法を提供することにある。
ンジスタの製造方法では、パターン形成のためのフォト
リソグラフィ工程が、ＮチャネルトランジスタのＬＤＤ
層形成，ＰチャネルトランジスタのＬＤＤ層形成，Ｎチ
ャネルトランジスタのＳＤ層形成，Ｐチャネルトランジ
スタのＳＤ層形成と４回必要であり、したがってパター
ンマスクも４枚必要な上に、工程が長いという問題点が
あった。本発明の目的は、フォトリソグラフィ工程を削
減して工程の短縮化を図ったＣＭＯＳ半導体装置の製造
方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の製造方法は、ゲ
ート電極を形成した後に、前記ゲート電極の側面に側壁
を形成する工程と、Ｎチャネルのトランジスタ領域以外
を耐熱材料からなるマスク材で覆い、前記Ｎチャネルの
トランジスタ領域に第１の不純物を導入してソース・ド
レイン層を形成する工程と、前記ソース・ドレイン層の
前記第１の不純物を活性化する第１の熱処理を行う工程
と、前記トランジスタ領域のゲート側壁をエッチングし
て除去した上で第２の不純物を導入してＬＤＤ層を形成
する工程と、前記ＬＤＤ層の前記第２の不純物を活性化
する第２の熱処理を行う工程と、Ｐチャネルのトランジ
スタ領域以外をマスク材で覆い、該トランジスタ領域に
第３の不純物を導入してソース・ドレイン層を形成する
工程と、前記Ｐチャネルのトランジスタ領域のゲート側
壁をエッチングして除去した上で前記第３の不純物を導
入してＬＤＤ層を形成する工程と、前記Ｐチャネルのト
ランジスタ領域の前記ソース・ドレイン層及びＬＤ層の
前記第３の不純物を活性化する第３の熱処理を行う工程
とを含んでいる。
ート電極を形成した後に、前記ゲート電極の側面に側壁
を形成する工程と、Ｎチャネルのトランジスタ領域以外
を耐熱材料からなるマスク材で覆い、前記Ｎチャネルの
トランジスタ領域に第１の不純物を導入してソース・ド
レイン層を形成する工程と、前記ソース・ドレイン層の
前記第１の不純物を活性化する第１の熱処理を行う工程
と、前記トランジスタ領域のゲート側壁をエッチングし
て除去した上で第２の不純物を導入してＬＤＤ層を形成
する工程と、前記ＬＤＤ層の前記第２の不純物を活性化
する第２の熱処理を行う工程と、Ｐチャネルのトランジ
スタ領域以外をマスク材で覆い、該トランジスタ領域に
第３の不純物を導入してソース・ドレイン層を形成する
工程と、前記Ｐチャネルのトランジスタ領域のゲート側
壁をエッチングして除去した上で前記第３の不純物を導
入してＬＤＤ層を形成する工程と、前記Ｐチャネルのト
ランジスタ領域の前記ソース・ドレイン層及びＬＤ層の
前記第３の不純物を活性化する第３の熱処理を行う工程
とを含んでいる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の製造工程断面図である。
まず、図１（ａ）のように、Ｐ型基板１上にＮウェル２
を形成し、素子分離領域となるフィールド酸化膜３をＬ
ＯＣＯＳ法で形成し、続いてゲート酸化膜４，ゲート電
極５を形成する。さらに、側壁６を形成するために全面
にシリコン窒化膜を約 0.2μｍの厚さにＣＶＤ法で堆積
させ、ゲート電極上部が露出するまで全面エッチングバ
ックする。その結果、窒化膜の側壁６がゲート電極５の
側面に形成される。
る。図１は本発明の一実施例の製造工程断面図である。
まず、図１（ａ）のように、Ｐ型基板１上にＮウェル２
を形成し、素子分離領域となるフィールド酸化膜３をＬ
ＯＣＯＳ法で形成し、続いてゲート酸化膜４，ゲート電
極５を形成する。さらに、側壁６を形成するために全面
にシリコン窒化膜を約 0.2μｍの厚さにＣＶＤ法で堆積
させ、ゲート電極上部が露出するまで全面エッチングバ
ックする。その結果、窒化膜の側壁６がゲート電極５の
側面に形成される。
【０００９】次に、図１（ｂ）のように、前記側壁６と
エッチングの選択性のある材料、ここではフォトレジス
ト７でＮチャネル領域以外を覆うようにパターン形成を
行い、イオン注入法を用いてヒ素を70KeＶ，５×1015cm
-2で注入することにより、ＳＤ層としてのＮ+ 層８を形
成する。続いて、図１（ｃ）のように、等方性のプラズ
マエッチングを用いて側壁窒化膜６を除去し、リンを40
KeＶ，３×1013cm-2程度でイオン注入することによって
ＬＤＤ層９を形成する。ここでは側壁が除去されている
ため、側壁のあったところの下にＬＤＤ層が形成される
ことになる。また、この時Ｐチャネル側はフォトレジス
ト７で全て覆われているため影響を受けない。そして、
フォトレジストパターン７を除去した後、ＳＤ層及びＬ
ＤＤ層のため、 950℃20分程度の熱処理を窒素雰囲気中
で行う。
エッチングの選択性のある材料、ここではフォトレジス
ト７でＮチャネル領域以外を覆うようにパターン形成を
行い、イオン注入法を用いてヒ素を70KeＶ，５×1015cm
-2で注入することにより、ＳＤ層としてのＮ+ 層８を形
成する。続いて、図１（ｃ）のように、等方性のプラズ
マエッチングを用いて側壁窒化膜６を除去し、リンを40
KeＶ，３×1013cm-2程度でイオン注入することによって
ＬＤＤ層９を形成する。ここでは側壁が除去されている
ため、側壁のあったところの下にＬＤＤ層が形成される
ことになる。また、この時Ｐチャネル側はフォトレジス
ト７で全て覆われているため影響を受けない。そして、
フォトレジストパターン７を除去した後、ＳＤ層及びＬ
ＤＤ層のため、 950℃20分程度の熱処理を窒素雰囲気中
で行う。
【００１０】次に、図１（ｄ）及び（ｅ）のように、Ｐ
チャネル領域に対して同様の手順を経て、フォトレジス
トパターン１０を形成し、かつこれを利用してＳＤ層１
１及びＬＤＤ層１２を形成する。イオン注入は例えばＳ
Ｄ層１１の形成時はボロンを30KeＶ，５×1015cm-2注入
し、ＬＤＤ層１２の形成時はボロンを30KeＶ，３×1013
cm-2程度注入する。そして、フォトレジストパターン１
０を除去した後、Ｐチャネル領域のＳＤ層及びＬＤＤ層
の活性化のため、 900℃10分程度の熱処理を窒素雰囲気
中で行う。
チャネル領域に対して同様の手順を経て、フォトレジス
トパターン１０を形成し、かつこれを利用してＳＤ層１
１及びＬＤＤ層１２を形成する。イオン注入は例えばＳ
Ｄ層１１の形成時はボロンを30KeＶ，５×1015cm-2注入
し、ＬＤＤ層１２の形成時はボロンを30KeＶ，３×1013
cm-2程度注入する。そして、フォトレジストパターン１
０を除去した後、Ｐチャネル領域のＳＤ層及びＬＤＤ層
の活性化のため、 900℃10分程度の熱処理を窒素雰囲気
中で行う。
【００１１】この製造方法では、１回のフォトリソグラ
フィ工程でＮチャネル領域のＳＤ層とＬＤＤ層の形成が
可能となり、他の１回のフォトリソグラフィ工程でＰチ
ャネル領域のＳＤ層とＬＤＤ層の形成が可能となる。こ
れにより、合計２回のフォトリソグラフィ工程のみでＣ
ＭＯＳ構造のＬＤＤトランジスタが形成でき、フォトマ
スクが２枚で済み、工程も大幅に短くすることができ
る。
フィ工程でＮチャネル領域のＳＤ層とＬＤＤ層の形成が
可能となり、他の１回のフォトリソグラフィ工程でＰチ
ャネル領域のＳＤ層とＬＤＤ層の形成が可能となる。こ
れにより、合計２回のフォトリソグラフィ工程のみでＣ
ＭＯＳ構造のＬＤＤトランジスタが形成でき、フォトマ
スクが２枚で済み、工程も大幅に短くすることができ
る。
【００１２】図２は本発明の第２実施例を製造工程順に
示す断面図である。図２（ａ）の工程は図１の例とほぼ
同じである。１０１はＰ型基板、１０２はＮウェル、１
０３はフィールド絶縁膜、１０４はゲート酸化膜、１０
５はゲート電極、１０６は側壁である。ただし、側壁１
０６の材料としてシリコン窒化膜ではなくチタンを用い
る。すなわち、多結晶シリコンでゲート電極１０５を形
成した後に全面に約 0.2μｍ厚のチタンをスパッタして
堆積し、イオンエッチング方でゲート電極上部が露出す
るところまで全面エッチングバックすれば良い。
示す断面図である。図２（ａ）の工程は図１の例とほぼ
同じである。１０１はＰ型基板、１０２はＮウェル、１
０３はフィールド絶縁膜、１０４はゲート酸化膜、１０
５はゲート電極、１０６は側壁である。ただし、側壁１
０６の材料としてシリコン窒化膜ではなくチタンを用い
る。すなわち、多結晶シリコンでゲート電極１０５を形
成した後に全面に約 0.2μｍ厚のチタンをスパッタして
堆積し、イオンエッチング方でゲート電極上部が露出す
るところまで全面エッチングバックすれば良い。
【００１３】次に、図２（ｂ）のように、全面に20〜30
nm程度の酸化膜１０７をＣＶＤ法で堆積させる。さらに
全面に 0.5μ程度の窒化膜をプラズマＣＶＤ法で堆積さ
せ、フォトリソグラフィ技術を用いてＮチャネル領域以
外に窒化膜パターン１０８を残すように窒化膜をエッチ
ングする。続いて、ヒ素を70KeＶ，５×1015cm-2程イオ
ン注入してＳＤ層としてのＮ+ 層１０９を形成する。そ
の後、ＳＤ層の活性化のため 950℃10分程度窒素雰囲気
中で熱処理する。
nm程度の酸化膜１０７をＣＶＤ法で堆積させる。さらに
全面に 0.5μ程度の窒化膜をプラズマＣＶＤ法で堆積さ
せ、フォトリソグラフィ技術を用いてＮチャネル領域以
外に窒化膜パターン１０８を残すように窒化膜をエッチ
ングする。続いて、ヒ素を70KeＶ，５×1015cm-2程イオ
ン注入してＳＤ層としてのＮ+ 層１０９を形成する。そ
の後、ＳＤ層の活性化のため 950℃10分程度窒素雰囲気
中で熱処理する。
【００１４】次に、図２（ｃ）のように、窒化膜パター
ン１０８をマスクにして酸化膜１０７，側壁１０６を順
次エッチングする。側壁のチタンは過酸化水素とアンモ
ニアの混合溶液でエッチングすれは良い。続いて、リン
を40KeＶ，３×1013cm-2程度で注入し、ＬＤＤ層１１０
を形成する。次に、ＬＤＤ層の活性化のため、窒素雰囲
気中で 950℃10分程度熱処理を行い、加えて 900℃10分
程度乾燥酸素中で酸化を行う。この酸化により、多結晶
シリコンのゲート電極１０５の回りには20〜30nm程度の
酸化膜が形成される。
ン１０８をマスクにして酸化膜１０７，側壁１０６を順
次エッチングする。側壁のチタンは過酸化水素とアンモ
ニアの混合溶液でエッチングすれは良い。続いて、リン
を40KeＶ，３×1013cm-2程度で注入し、ＬＤＤ層１１０
を形成する。次に、ＬＤＤ層の活性化のため、窒素雰囲
気中で 950℃10分程度熱処理を行い、加えて 900℃10分
程度乾燥酸素中で酸化を行う。この酸化により、多結晶
シリコンのゲート電極１０５の回りには20〜30nm程度の
酸化膜が形成される。
【００１５】窒化膜パターン１０８をリン酸で除去した
後、図２（ｄ）及び（ｅ）のように、今度は同様の手順
で窒化膜パターン１１２を形成し、これを利用してＰチ
ャネル領域のＳＤ層１１３及びＬＤＤ層１１４を形成す
る。イオン注入等は図１の例と同様に行えばよい。さら
に、ＳＤ層及びＬＤＤ層の活性化のために窒素雰囲気中
で 900℃10分程度の熱処理を行い、窒化膜パターン１１
２を除去した後、次工程へ進めばよい。
後、図２（ｄ）及び（ｅ）のように、今度は同様の手順
で窒化膜パターン１１２を形成し、これを利用してＰチ
ャネル領域のＳＤ層１１３及びＬＤＤ層１１４を形成す
る。イオン注入等は図１の例と同様に行えばよい。さら
に、ＳＤ層及びＬＤＤ層の活性化のために窒素雰囲気中
で 900℃10分程度の熱処理を行い、窒化膜パターン１１
２を除去した後、次工程へ進めばよい。
【００１６】この第２実施例では、側壁及びイオン注入
のマスク材にチタンあるいはシリコン窒化膜といった耐
熱材料を用いているため、ＳＤ層とＬＤＤ層の熱処理を
別々に行うことが可能であり、プロセス設計に自由度が
あることが特徴である。しかも、図１の例と同様に２枚
のマスク２回のフォトリソグラフィ工程のみでＮチャネ
ル及びＰチャネルトランジスタのＬＤＤ構造が実現でき
る。なお、前記した実施例ではエッチングに選択性が要
求される側壁材料及びイオン注入マスク材料の組合わせ
として、シリコン窒化膜とフォトレジスト，チタンとシ
リコン窒化膜の例を示したが、他の材料の組合わせを用
いても２回のフォトリソグラフィ技術を用いてＬＤＤト
ランジスタを実現する本発明が適用できることは言うま
でもない。
のマスク材にチタンあるいはシリコン窒化膜といった耐
熱材料を用いているため、ＳＤ層とＬＤＤ層の熱処理を
別々に行うことが可能であり、プロセス設計に自由度が
あることが特徴である。しかも、図１の例と同様に２枚
のマスク２回のフォトリソグラフィ工程のみでＮチャネ
ル及びＰチャネルトランジスタのＬＤＤ構造が実現でき
る。なお、前記した実施例ではエッチングに選択性が要
求される側壁材料及びイオン注入マスク材料の組合わせ
として、シリコン窒化膜とフォトレジスト，チタンとシ
リコン窒化膜の例を示したが、他の材料の組合わせを用
いても２回のフォトリソグラフィ技術を用いてＬＤＤト
ランジスタを実現する本発明が適用できることは言うま
でもない。
【００１７】
【発明の効果】以上説明したように本発明は、前記第２
実施例を採用することで、Ｐ，Ｎの各チャネルのＬＤＤ
トランジスタの形成に際しては、ゲート電極の側壁を一
律に形成した後に、一方及び他方のトランジスタ領域を
順序的にマスクした状態でＳＤ層を形成し、かつゲート
側壁を除去してＬＤＤを形成するので、ＮチャネルＬＤ
Ｄトランジスタ及びＰチャネルトランジスタを２回のフ
ォトリソグラフィ工程のみで製造することができる。こ
のため、フォトマスクが２枚少なくて済むと同時に製造
工程が大幅に削減でき、低コスト，短納期の半導体装置
を供給することが可能になるという効果を有する。さら
に、イオン注入のマスク材にチタンあるいはシリコン窒
化膜といった耐熱材料を用いているため、ＳＤ層とＬＤ
Ｄ層の熱処理を別々に行うことが可能であり、プロセス
設計に自由度が得られるという効果もある。
実施例を採用することで、Ｐ，Ｎの各チャネルのＬＤＤ
トランジスタの形成に際しては、ゲート電極の側壁を一
律に形成した後に、一方及び他方のトランジスタ領域を
順序的にマスクした状態でＳＤ層を形成し、かつゲート
側壁を除去してＬＤＤを形成するので、ＮチャネルＬＤ
Ｄトランジスタ及びＰチャネルトランジスタを２回のフ
ォトリソグラフィ工程のみで製造することができる。こ
のため、フォトマスクが２枚少なくて済むと同時に製造
工程が大幅に削減でき、低コスト，短納期の半導体装置
を供給することが可能になるという効果を有する。さら
に、イオン注入のマスク材にチタンあるいはシリコン窒
化膜といった耐熱材料を用いているため、ＳＤ層とＬＤ
Ｄ層の熱処理を別々に行うことが可能であり、プロセス
設計に自由度が得られるという効果もある。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】従来の製造方法の一例を製造工程順に示す断面
図である。
図である。
１，１０１ Ｐ型基板 ２，１０２ Ｎウェル ５，１０５ ゲート電極 ６，１０６ 側壁 ７ フォトレジスト ８，１１ ＳＤ層 ９，１２ ＬＤＤ層 １０ フォトレジスト １０７ 酸化膜 １０８ 窒化膜 １０９，１１３ ＳＤ層 １１０，１１４ ＬＤＤ層 １１１ 酸化膜 １１２ 窒化膜
Claims (1)
- 【請求項１】 ＬＤＤ（Lightly Doped Drain ）構造を
有するＮチャネル及びＰチャネルＭＯＳトランジスタを
有するＣＭＯＳ半導体装置の製造に際し、ゲート電極を
形成した後に、前記ゲート電極の側面に側壁を形成する
工程と、Ｎチャネルのトランジスタ領域以外を耐熱材料
からなるマスク材で覆い、前記Ｎチャネルのトランジス
タ領域に第１の不純物を導入してソース・ドレイン層を
形成する工程と、前記ソース・ドレイン層の前記第１の
不純物を活性化する第１の熱処理を行う工程と、前記ト
ランジスタ領域のゲート側壁をエッチングして除去した
上で第２の不純物を導入してＬＤＤ層を形成する工程
と、前記ＬＤＤ層の前記第２の不純物を活性化する第２
の熱処理を行う工程と、Ｐチャネルのトランジスタ領域
以外をマスク材で覆い、該トランジスタ領域に第３の不
純物を導入してソース・ドレイン層を形成する工程と、
前記Ｐチャネルのトランジスタ領域のゲート側壁をエッ
チングして除去した上で前記第３の不純物を導入してＬ
ＤＤ層を形成する工程と、前記Ｐチャネルのトランジス
タ領域の前記ソース・ドレイン層及びＬＤ層の前記第３
の不純物を活性化する第３の熱処理を行う工程とを含む
ことを特徴とするＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245896A JP2917696B2 (ja) | 1992-08-22 | 1992-08-22 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245896A JP2917696B2 (ja) | 1992-08-22 | 1992-08-22 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669439A JPH0669439A (ja) | 1994-03-11 |
| JP2917696B2 true JP2917696B2 (ja) | 1999-07-12 |
Family
ID=17140433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245896A Expired - Lifetime JP2917696B2 (ja) | 1992-08-22 | 1992-08-22 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917696B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321557A (ja) * | 1995-05-24 | 1996-12-03 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| KR100420082B1 (ko) * | 1997-05-22 | 2004-04-17 | 삼성전자주식회사 | 반도체장치의 모오스 트랜지스터 제조방법 |
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-
1992
- 1992-08-22 JP JP4245896A patent/JP2917696B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669439A (ja) | 1994-03-11 |
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