JP2737626B2 - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JP2737626B2 JP2737626B2 JP5334401A JP33440193A JP2737626B2 JP 2737626 B2 JP2737626 B2 JP 2737626B2 JP 5334401 A JP5334401 A JP 5334401A JP 33440193 A JP33440193 A JP 33440193A JP 2737626 B2 JP2737626 B2 JP 2737626B2
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- gate electrode
- forming
- type diffusion
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＣＭＯＳ型半導体装置の製造方法に関す
る。
に関し、特にＣＭＯＳ型半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来のＣＭＯＳ型半導体装置の製造方法
について図６〜図９を参照して説明する。
について図６〜図９を参照して説明する。
【０００３】まず、図６に示す様に、Ｐ型シリコン基板
１中に、Ｎウェル２，Ｐウェル３、またその表面に、選
択酸化法により、フィールド酸化膜４を形成する。その
後、将来素子領域になる所にゲート酸化膜５を形成す
る。
１中に、Ｎウェル２，Ｐウェル３、またその表面に、選
択酸化法により、フィールド酸化膜４を形成する。その
後、将来素子領域になる所にゲート酸化膜５を形成す
る。
【０００４】次に図７に示す様に、ゲート電極６を形成
した後、これをマスクにＮ型不純物（リンなど）をイオ
ン注入し、Ｎ- 型拡散層７を形成する。
した後、これをマスクにＮ型不純物（リンなど）をイオ
ン注入し、Ｎ- 型拡散層７を形成する。
【０００５】次に図８に示す様に、Ｐ型シリコン基板１
全面に酸化膜を形成した後、エッチバックすることによ
り、ゲート電極６の側面にサイドウォール１０を形成す
る。その後、フォトレジスト膜１１とゲート電極６とサ
イドウォール１０をマスクとして、ＰＭＯＳ部にＰ型不
純物をイオン注入することにより、Ｐ+ 型拡散層１２を
形成する。
全面に酸化膜を形成した後、エッチバックすることによ
り、ゲート電極６の側面にサイドウォール１０を形成す
る。その後、フォトレジスト膜１１とゲート電極６とサ
イドウォール１０をマスクとして、ＰＭＯＳ部にＰ型不
純物をイオン注入することにより、Ｐ+ 型拡散層１２を
形成する。
【０００６】次に図９に示す様に、ＮＭＯＳ部のみＮ型
不純物をイオン注入し、Ｎ+ 型拡散層１３を形成した
後、熱処理を施すことにより、ＮＭＯＳ部にＬＤＤトラ
ンジスタ、ＰＭＯＳ部にサイドウォールトランジスタが
形成される。
不純物をイオン注入し、Ｎ+ 型拡散層１３を形成した
後、熱処理を施すことにより、ＮＭＯＳ部にＬＤＤトラ
ンジスタ、ＰＭＯＳ部にサイドウォールトランジスタが
形成される。
【０００７】
【発明が解決しようとする課題】この従来のＣＭＯＳ型
半導体装置の製造方法では、図７において、ＰＭＯＳ部
にも付随的に形成されるＮ- 型拡散層７を図８で示す様
にフォトレジスト膜１１を用いて選択的にＰＭＯＳ部の
み高ドーズのフッ化ボロン等のＰ型不純物を注入し、そ
の後、熱処理を施し、ボロンを拡散させることによりＰ
+ 型拡散層１２に変え、サイドウォールトランジスタの
チャネルオフセットを防いでいた。
半導体装置の製造方法では、図７において、ＰＭＯＳ部
にも付随的に形成されるＮ- 型拡散層７を図８で示す様
にフォトレジスト膜１１を用いて選択的にＰＭＯＳ部の
み高ドーズのフッ化ボロン等のＰ型不純物を注入し、そ
の後、熱処理を施し、ボロンを拡散させることによりＰ
+ 型拡散層１２に変え、サイドウォールトランジスタの
チャネルオフセットを防いでいた。
【０００８】しかしながら、通常の静電スキャン方式の
中電流イオン注入装置では、図７に示すように注入角度
誤差８がθ≒３°以上あるため、Ｎ- 型拡散層７がゲー
ト電極６に対して非対称となり、注入誤差９−１，９−
２を生じる。それ故、図９に示すように、ＰＭＯＳのゲ
ート電極６の下に潜り込んだチャネルオフセット領域１
４をＰ+ 型拡散層１２に変えるのに熱処理時間を長く必
要とし、Ｐチャネルサイドウォールトランジスタの特性
を悪化させるという問題があった。
中電流イオン注入装置では、図７に示すように注入角度
誤差８がθ≒３°以上あるため、Ｎ- 型拡散層７がゲー
ト電極６に対して非対称となり、注入誤差９−１，９−
２を生じる。それ故、図９に示すように、ＰＭＯＳのゲ
ート電極６の下に潜り込んだチャネルオフセット領域１
４をＰ+ 型拡散層１２に変えるのに熱処理時間を長く必
要とし、Ｐチャネルサイドウォールトランジスタの特性
を悪化させるという問題があった。
【０００９】本発明の目的は、このような問題を解決し
たＣＭＯＳ型半導体装置を提供することにある。
たＣＭＯＳ型半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明のＣＭＯＳ型半導
体装置の製造方法は、素子分離のための絶縁膜で区画さ
れ、ＮＭＯＳ，ＰＭＯＳが形成される領域に各々Ｐウェ
ル、Ｎウェルが形成されている半導体基板上に、ゲート
絶縁膜を介してゲート電極を形成する工程と、前記ゲー
ト電極をマスクとし、ＮＭＯＳ及びＰＭＯＳのソース・
ドレイン領域にＮ型不純物を注入してＮ- 型拡散層を形
成する工程と、前記ゲート電極の側面にサイドウォール
を形成する工程と、フォトレジスト膜，前記ゲート電
極，前記サイドウォールをマスクとして、ＰＭＯＳのソ
ース・ドレイン領域のみにＰ型不純物を注入し、Ｐ+ 型
拡散層を形成し、続いて前記Ｎ- 型拡散層を形成する際
とほぼ同じ注入角度で、前記サイドウォールを貫いて前
記半導体基板に到達し、かつ前記Ｎ- 型拡散層を覆う様
にＰ型不純物を注入し、Ｐ- 型拡散層を形成する工程
と、前記フォトレジスト膜，前記ゲート電極，前記サイ
ドウォールをマスクとして、前記ＮＭＯＳのソース・ド
レイン領域のみＮ型不純物を注入しＮ+ 型拡散層を形成
する工程と、を含むことを特徴とする。
体装置の製造方法は、素子分離のための絶縁膜で区画さ
れ、ＮＭＯＳ，ＰＭＯＳが形成される領域に各々Ｐウェ
ル、Ｎウェルが形成されている半導体基板上に、ゲート
絶縁膜を介してゲート電極を形成する工程と、前記ゲー
ト電極をマスクとし、ＮＭＯＳ及びＰＭＯＳのソース・
ドレイン領域にＮ型不純物を注入してＮ- 型拡散層を形
成する工程と、前記ゲート電極の側面にサイドウォール
を形成する工程と、フォトレジスト膜，前記ゲート電
極，前記サイドウォールをマスクとして、ＰＭＯＳのソ
ース・ドレイン領域のみにＰ型不純物を注入し、Ｐ+ 型
拡散層を形成し、続いて前記Ｎ- 型拡散層を形成する際
とほぼ同じ注入角度で、前記サイドウォールを貫いて前
記半導体基板に到達し、かつ前記Ｎ- 型拡散層を覆う様
にＰ型不純物を注入し、Ｐ- 型拡散層を形成する工程
と、前記フォトレジスト膜，前記ゲート電極，前記サイ
ドウォールをマスクとして、前記ＮＭＯＳのソース・ド
レイン領域のみＮ型不純物を注入しＮ+ 型拡散層を形成
する工程と、を含むことを特徴とする。
【００１１】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１２】図１〜図５は本発明の実施例の工程順の断
面図である。
面図である。
【００１３】まず図１に示す様に、Ｐ型シリコン基板１
に基板の不純物濃度よりも高い不純物濃度をもつウェル
領域を選択的に形成する。例えば、ＰＭＯＳトランジス
タ形成部にはリンなどのＮ型不純物を添加しＮウェル２
を、ＮＭＯＳトランジスタ形成部にはホウ素などのＰ型
不純物を添加しＰウェル３を形成する。次に、窒化シリ
コン膜をマスクとして選択酸化法によりフィールド酸化
膜４を０．４〜０．８μｍ形成し、また、トランジスタ
形成部にゲート酸化膜５を１０〜３０ｎｍ形成する。
に基板の不純物濃度よりも高い不純物濃度をもつウェル
領域を選択的に形成する。例えば、ＰＭＯＳトランジス
タ形成部にはリンなどのＮ型不純物を添加しＮウェル２
を、ＮＭＯＳトランジスタ形成部にはホウ素などのＰ型
不純物を添加しＰウェル３を形成する。次に、窒化シリ
コン膜をマスクとして選択酸化法によりフィールド酸化
膜４を０．４〜０．８μｍ形成し、また、トランジスタ
形成部にゲート酸化膜５を１０〜３０ｎｍ形成する。
【００１４】次に図２に示す様に、ゲート酸化膜５を介
して多結晶シリコン膜を堆積し、パターニングしてゲー
ト電極６を０．２〜０．４μｍの厚さで形成する。な
お、このゲート電極６は、タングステンなどの金属を用
いたポリサイドゲートでも良い。その後、ゲート電極６
及びフィールド酸化膜４をマスクとして、Ｎ型不純物例
えばリンを３０〜５０ｋｅＶ，１×１０13〜２×１０14
ｃｍ-2を注入角度０°で添加し、ＮＭＯＳのソース・ド
レイン領域にＮ- 型拡散層７を形成する。この時、ＰＭ
ＯＳのソース・ドレイン領域にもＮ- 型拡散層７が形成
される。このＮ-型拡散層７は、ゲート電極６に対して
非対称に形成されるため、注入誤差９−１，９−２（〜
０．１μｍ）を伴う。というのは、通常の静電スキャン
方式の中電流イオン装置では、注入角度０°で指定して
も注入角度誤差８（θ≒３）が存在するからである。
して多結晶シリコン膜を堆積し、パターニングしてゲー
ト電極６を０．２〜０．４μｍの厚さで形成する。な
お、このゲート電極６は、タングステンなどの金属を用
いたポリサイドゲートでも良い。その後、ゲート電極６
及びフィールド酸化膜４をマスクとして、Ｎ型不純物例
えばリンを３０〜５０ｋｅＶ，１×１０13〜２×１０14
ｃｍ-2を注入角度０°で添加し、ＮＭＯＳのソース・ド
レイン領域にＮ- 型拡散層７を形成する。この時、ＰＭ
ＯＳのソース・ドレイン領域にもＮ- 型拡散層７が形成
される。このＮ-型拡散層７は、ゲート電極６に対して
非対称に形成されるため、注入誤差９−１，９−２（〜
０．１μｍ）を伴う。というのは、通常の静電スキャン
方式の中電流イオン装置では、注入角度０°で指定して
も注入角度誤差８（θ≒３）が存在するからである。
【００１５】次に図３に示す様に、全面に酸化膜を堆積
し、それをエッチバックすることにより、幅０．１〜
０．１５μｍのサイドウォール１０を形成する。その
後、ＰＭＯＳ部のみフォトレジスト膜１１を用いて開孔
し、サイドウォールトランジスタを形成するため、ゲー
ト電極６，サイドウォール１０，フォトレジスト膜１１
をマスクに、Ｐ型不純物例えばフッ化ボロンを、５０〜
７０ｋｅＶ，３〜５×１０15ｃｍ-2，注入角度０°で注
入する。しかし、このままでは後に熱処理を加えてボロ
ン拡散を行っても、前述した注入誤差９−１を完全に除
去することが不可能なためチャネルオフセットが生じ
る。
し、それをエッチバックすることにより、幅０．１〜
０．１５μｍのサイドウォール１０を形成する。その
後、ＰＭＯＳ部のみフォトレジスト膜１１を用いて開孔
し、サイドウォールトランジスタを形成するため、ゲー
ト電極６，サイドウォール１０，フォトレジスト膜１１
をマスクに、Ｐ型不純物例えばフッ化ボロンを、５０〜
７０ｋｅＶ，３〜５×１０15ｃｍ-2，注入角度０°で注
入する。しかし、このままでは後に熱処理を加えてボロ
ン拡散を行っても、前述した注入誤差９−１を完全に除
去することが不可能なためチャネルオフセットが生じ
る。
【００１６】そこで、この工程において、図４に示す様
にフォトレジスト膜１１をマスクに先のＮ- 型拡散層７
を形成した注入（リン）の注入角度誤差８（θ≒３）と
ほぼ同じ角度で、サイドウォール１０を貫いてＰ型シリ
コン基板１に到達するように、Ｐ型不純物例えばボロン
を３０〜５０ｋｅＶ，５×１０11〜１×１０13ｃｍ-2で
注入する。これにより、Ｎ- 型拡散層７の注入誤差９−
１を覆う様にＰ- 型拡散層１５を形成する。つまり、Ｐ
ｒｏｊｅｃｔｉｏｎ Ｒｅｎｇｅ（Ｒｐ）さえ制御すれ
ば、注入角度誤差８と同様の注入角度誤差で注入される
ので、後の過度の熱処理を施さずにサイドウォールトラ
ンジスタのチャネルオフセットを回避できる。それ故、
ＰＭＯＳのデバイス特性（しきい値電圧のバラツキを減
少）を向上させ、結果として、製品歩留りを安定させ
る。
にフォトレジスト膜１１をマスクに先のＮ- 型拡散層７
を形成した注入（リン）の注入角度誤差８（θ≒３）と
ほぼ同じ角度で、サイドウォール１０を貫いてＰ型シリ
コン基板１に到達するように、Ｐ型不純物例えばボロン
を３０〜５０ｋｅＶ，５×１０11〜１×１０13ｃｍ-2で
注入する。これにより、Ｎ- 型拡散層７の注入誤差９−
１を覆う様にＰ- 型拡散層１５を形成する。つまり、Ｐ
ｒｏｊｅｃｔｉｏｎ Ｒｅｎｇｅ（Ｒｐ）さえ制御すれ
ば、注入角度誤差８と同様の注入角度誤差で注入される
ので、後の過度の熱処理を施さずにサイドウォールトラ
ンジスタのチャネルオフセットを回避できる。それ故、
ＰＭＯＳのデバイス特性（しきい値電圧のバラツキを減
少）を向上させ、結果として、製品歩留りを安定させ
る。
【００１７】次に図５に示す様に、ＮＭＯＳ部のみＮ型
不純物例えばヒ素を５０〜７０ｋｅＶ，３〜５×１０15
ｃｍ-2，注入角度０°で注入し、Ｎ+ 型拡散層１３を形
成する。この後、例えば８００〜９００℃のＮ2 で１０
〜３０分程度の熱処理を加えることにより、注入角度誤
差８を補ったＰチャネルサイドウォールトランジスタと
ＮチャネルＬＤＤトランジスタが完成する。
不純物例えばヒ素を５０〜７０ｋｅＶ，３〜５×１０15
ｃｍ-2，注入角度０°で注入し、Ｎ+ 型拡散層１３を形
成する。この後、例えば８００〜９００℃のＮ2 で１０
〜３０分程度の熱処理を加えることにより、注入角度誤
差８を補ったＰチャネルサイドウォールトランジスタと
ＮチャネルＬＤＤトランジスタが完成する。
【００１８】
【発明の効果】以上説明した様に、本発明は、Ｐチャネ
ルサイドウォールトランジスタのソース・ドレイン領域
を形成する同一マスクを用いて、ＮチャネルＬＤＤトラ
ンジスタのＮ- 型拡散層の形成時とほぼ同じ注入角度を
もって、サイドウォールを貫いて基板に到達する様にボ
ロンを注入したので、後に過度の熱処理を施さずとも、
チャネルオフセットを防止することが可能となる。それ
故、Ｐチャネルのデバイス特性を向上させ（しきい値電
圧のバラツキの減少等）、結果として製品歩留りを安定
化させる。従って、マスク数を増やすことなく、１工程
追加するのみで従来の問題を解決することができた。
ルサイドウォールトランジスタのソース・ドレイン領域
を形成する同一マスクを用いて、ＮチャネルＬＤＤトラ
ンジスタのＮ- 型拡散層の形成時とほぼ同じ注入角度を
もって、サイドウォールを貫いて基板に到達する様にボ
ロンを注入したので、後に過度の熱処理を施さずとも、
チャネルオフセットを防止することが可能となる。それ
故、Ｐチャネルのデバイス特性を向上させ（しきい値電
圧のバラツキの減少等）、結果として製品歩留りを安定
化させる。従って、マスク数を増やすことなく、１工程
追加するのみで従来の問題を解決することができた。
【図１】本発明の実施例を説明するための断面図であ
る。
る。
【図２】本発明の実施例を説明するための断面図であ
る。
る。
【図３】本発明の実施例を説明するための断面図であ
る。
る。
【図４】本発明の実施例を説明するための断面図であ
る。
る。
【図５】本発明の実施例を説明するための断面図であ
る。
る。
【図６】従来のＣＭＯＳ型半導体装置の製造方法を説明
するための断面図である。
するための断面図である。
【図７】従来のＣＭＯＳ型半導体装置の製造方法を説明
するための断面図である。
するための断面図である。
【図８】従来のＣＭＯＳ型半導体装置の製造方法を説明
するための断面図である。
するための断面図である。
【図９】従来のＣＭＯＳ型半導体装置の製造方法を説明
するための断面図である。
するための断面図である。
１ Ｐ型シリコン基板 ２ Ｎウェル ３ Ｐウェル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ Ｎ- 型拡散層 ８ 注入角度誤差 ９−１，９−２ 注入誤差 １０ サイドウォール １１ フォトレジスト膜 １２ Ｐ+ 型拡散層 １３ Ｎ+ 型拡散層 １４ チャネルオフセット領域 １５ Ｐ- 型拡散層
Claims (1)
- 【請求項１】素子分離のための絶縁膜で区画され、ＮＭ
ＯＳ，ＰＭＯＳが形成される領域に各々Ｐウェル、Ｎウ
ェルが形成されている半導体基板上に、ゲート絶縁膜を
介してゲート電極を形成する工程と、 前記ゲート電極をマスクとし、ＮＭＯＳ及びＰＭＯＳの
ソース・ドレイン領域にＮ型不純物を注入してＮ- 型拡
散層を形成する工程と、 前記ゲート電極の側面にサイドウォールを形成する工程
と、 フォトレジスト膜、前記ゲート電極、前記サイドウオー
ルをマスクとして、ＰＭＯＳのソース・ドレイン領域の
みにＰ型不純物を注入し、Ｐ+ 型拡散層を形成し、続い
て前記Ｎ- 型拡散層を形成する際とほぼ同じ注入角度
で、前記サイドウォールを貫いて前記半導体基板に到達
し、かつ前記Ｎ- 型拡散層を覆う様にＰ型不純物を注入
し、Ｐ- 型拡散層を形成する工程と、 前記フォトレジスト膜、前記ゲート電極、前記サイドウ
ォールをマスクとして、前記ＮＭＯＳのソース・ドレイ
ン領域のみＮ型不純物を注入しＮ+ 型拡散層を形成する
工程と、 を含むことを特徴とするＣＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334401A JP2737626B2 (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334401A JP2737626B2 (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202007A JPH07202007A (ja) | 1995-08-04 |
| JP2737626B2 true JP2737626B2 (ja) | 1998-04-08 |
Family
ID=18276958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334401A Expired - Lifetime JP2737626B2 (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737626B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145030A (ja) * | 1991-11-25 | 1993-06-11 | Sony Corp | 半導体装置の製造方法 |
-
1993
- 1993-12-28 JP JP5334401A patent/JP2737626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202007A (ja) | 1995-08-04 |
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