KR0157911B1 - 씨모스 소자의 제조방법 - Google Patents

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Abstract

본 발명의 씨모스(CMOS) 소자의 제조방법은, 피모스 영역에 p형 이온을 주입하여 p채널영역을 형성하는 공정과, 엔모스 영역 및 상기 피모스 영역에 동일한 마스크를 적용하여 게이트 전극 및 게이트 산화막을 형성하는 공정과, 상기 게이트 전극 및 게이트 산화막 측벽에 제1측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극과 제1측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p-형 이온을 주입함으로써 제1LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 제1측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 n+형 이온을 주입함으로써 제1소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 제1측벽 스페이서를 제거한 후 게이트 전극을 마스크로 하여 상기 엔모스 영역의 기판상에 n-형 이온을 주입함으로써 제2LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 게이트 산화막 및 피모스 영역의 제1측벽 스페이서 측면에 제2측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p+형 이온을 주입함으로써 제2소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로 하여 엔모스 영역의 기판상에 n형 이온을 주입함으로써 n채널영역을 형성하는 공정을 포함하여 이루어지며, 상기와 같이 엔모스는 소스/드레인 영역 형성 후 채널영역을 형성함으로써 역 단채널 효과의 발생을 방지할 수 있으며, 상기 소스/드레인 영역이 채널쪽에 가깝게 위치하도록 함으로써 전류가 감소되지 않으며, 피모스의 경우 상기 엔모스보다 게이트 전극의 측벽 스페이서를 두껍게 형성함으로써 소스/드레인 영역의 채널쪽으로의 확산을 감소시켜 단채널 효과를 줄일 수 있는 잇점이 있다.

Description

씨모스(CMOS) 소자의 제조방법.
제1도는 종래의 기술에 의한 씨모스(CMOS) 소자의 제조방법을 도시한 단면도.
제2도는 본 발명에 의한 씨모스(CMOS) 소자의 제조방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 포토레지스트 2 : 필드산화막
3 : 게이트 전극 4 : 게이트 산화막
5, 6 : 측벽스페이서
본 발명은 씨모스(CMOS) 소자의 제조방법에 관한 것으로 특히, 소스/드레인(source/drain) 이온주입에 의한 역 단채널 효과(reverse short channel effect)를 없애고, 피모스(PMOS)의 사이드 웰(sidewell)을 증가시켜 P+영역의 채널쪽으로의 확산을 줄임으로써 단채널 효과를 개선하기 위한 씨모스(CMOS) 소자의 제조방법에 관한 것이다.
제1도는 종래의 기술에 의한 씨모스 제조방법을 도시한 것으로, 이를 개략적으로 설명하면 다음과 같다.
먼저 (a)도에서는 반도체 기판상에 활성영역과 비활성영역을 분리하기 위한 필드산화막(2)를 형성하고, 엔모스 영역상에 이온주입마스크로 사용하기 위한 포토레지스트(1a)를 코팅(coating)한 후 상기 포토레지스트(1a)를 적용하여 피모스 영역의 반도체 기판 내에 P 형 이온을 주입시켜 P채널영역(31)을 형성한다.
(b)도에서는 상기 포토레지스트(1a)를 제거하고, 다시 피모스 영역상에 (a)도에서와 동일하게 이온주입마스크로 사용하기 위한 포토레지스트(1b)를 코팅한 후 상기 포토레지스트(1b)를 마스크로 적용하여 엔모스 영역의 반도체 기판 내에 N형 이온을 주입시켜 N채널 영역(32)을 형성 한다.
(c)도에서는 상기 포토레지스트(1b)를 제거하고, 결과물 전면에 산화막과 도전성 물질을 순차적으로 적층시킨 후 동일 마스크를 적용하여 패터닝함으로써 게이트 산화막(4a,4b) 및 게이트 전극(3a,3b)을 형성한다.
(d)도에서는 상기 피모스 영역에 다시 포토레지스트(1c)를 코팅하고, 상기 포토레지스트(1c)와 게이트 전극(3a)을 마스크로 적용하여 상기 엔모스 영역에 n-형 이온을 주입함으로써 n-형 저농도 이온주입 드레인 영역(이하 LDD라 함)(33)을 형성하며, (e)도에서는 상기 포토레지스트(1c)를 제거한 후 상기 엔모스 영역에 포토레지스트(1d)를 코팅하고 이를 게이트 전극(3b)과 함께 마스크로 적용하여 상기 피모스 영역에 p-형 이온을 주입함으로써 p-형 LDD(34)를 형성한다.
(f)도에서는 상기 포토레지스트(1d)를 제거한 후 결과물 전면에 절연물질을 증착시킨 후 에치백(etch back)하여 상기 게이트 전극(3a,3b) 및 게이트 산화막(4a,4b) 측면에 스페이서(5a,5b)를 형성한다.
(g)도에서는 상기 피모스 영역에 포토레지스트(1e)를 코팅하고 엔모스 영역의 게이트 전극(3a), 게이트 산화막(4a) 및 스페이서(5a)와 함께 마스크로 적용하여 상기 엔모스 영역 기판 내에 n+형 이온을 주입함으로써 엔모스의 소스/드레인 영역(35)을 형성하며, (h)도에서는 피모스 영역에 (g)도와 동일한 공정을 반복하여 피모스 영역 기판 내에 p+형 이온을 주입함으로써 피모스의 소스/드레인 영역(36)을 형성한다.
(i)도는 포토레지스트(1f)를 제거하여 얻어진 최종 씨모스 소자를 도시한 것으로, 상기와 같은 방법에 의해 제조된 씨모스 소자의 경우, 상기 엔모스에서 소스/드레인 영역과 LDD 형성시 이온주입에 의해 역단채널 효과가 발생하는데, 특히 As를 사용하는 경우 더욱 심하게 발생하며, 피모스에서는 소스/드레인 영역의 이온이 채널쪽으로 확산되어 게이트 사이드 웰 길이가 감소되며, 이에따라 엔모스의 저항이 증가하여 전류가 감소하는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 엔모스의 경우 소스/드레인 영역 형성 후 채널영역을 형성함으로써 역단채널 효과의 발생을 방지할 수 있으며, 또한 상기 소스/드레인 영역이 채널쪽에 가깝게 위치하도록 함으로써 전류가 감소되지 않으며, 피모스의 경우 상기 엔모스보다 게이트 전극의 측벽 스페이서를 두껍게 형성함으로써 소스/드레인 영역의 채널쪽으로의 확산을 감소시켜 단채널 효과를 줄일 수 있는 씨모스(CMOS) 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 씨모스(CMOS) 소자의 제조방법은, 피모스 영역에 p형 이온을 주입하여 p채널영역을 형성하는 공정과, 엔모스 영역 및 상기 피모스 영역에 동일한 마스크를 적용하여 게이트 전극 및 게이트 산화막을 형성하는 공정과, 상기 게이트 전극 및 게이트 산화막 측벽에 제1측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극과 제1 측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p-형 이온을 주입함으로써 제1 LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 제1측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 n+형 이온을 주입함으로써 제1소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 제1측벽 스페이서를 제거한 후 게이트 전극을 마스크로 하여 상기 엔모스 영역의 기판상에 n-형 이온을 주입함으로써 제2LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 게이트 산화막 및 피모스 영역의 제1측벽 스페이서 측면에 제2측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p+형 이온을 주입함으로써 제2소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로 하여 엔모스 영역의 기판상에 n형 이온을 주입함으로써 n채널영역을 형성하는 공정을 포함하여 이루어진 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 씨모스 소자의 제조방법은, 제2도에 도시한 바와 같이 먼저 (a)도에서 반도체 기판상에 활성영역과 비활성영역을 분리하기 위한 필드산화막(2)를 형성하고, 엔모스 영역상에 이온주입마스크로 사용하기 위한 포토레지스트(1a)를 코팅한 후 상기 포토레지스트(1a)를 적용하여 피모스 영역의 반도체 기판 내에 P형 이온을 주입시켜 P채널영역(31)을 형성한다.
(b)도에서는 상기 포토레지스트(1a)를 제거하고 결과물 전면에 산화막과 도전성 물질을 순차적으로 적층시킨 후 동일 마스크를 적용하여 엔모스 영역 및 상기 피모스 영역에 게이트 산화막(4a,4b) 및 게이트 전극(3a,3b)을 형성한다.
(c)도에서는 상기 게이트 산화막(4a,4b) 및 게이트 전극(3a,3b) 형성 후 결과물 전면에 절연물질로서, 예를들면 산화막을 소정의 두께로 성장시킨 후 에치백하여 상기 게이트 산화막(4a,4b) 및 게이트 전극(3a,3b)의 측벽에 제1측벽 스페이서(6a,6b)를 형성한다.
(d)도에서는 상기 엔모스 영역을 포토레지스트(1c)로 코팅하고 상기 피모스 영역의 게이트 전극(3b)과 제1측벽 스페이서(6b)를 마스크로 하여 상기 피모스 영역의 기판상에 p-형 이온을 주입함으로써 제1 LDD(34)를 형성한다.
(f)도에서는 상기 포토레지스트(1b)를 제거한 후 피모스 영역에 다시 포토레지스트(1c)를 코팅하고, 상기 엔모스 영역의 게이트 전극(3a)과 제1측벽 스페이서(6a)를 마스크로 하여 상기 피모스 영역의 기판상에 n+형 이온을 주입함으로써 제1소스/드레인 영역(35)을 형성하며, 이어서 (f)도에서는 상기 제1측벽 스페이서(6a)를 제거한 후 엔모스 영역의 게이트 전극(3a)을 마스크로 하여 상기 엔모스 영역의 기판상에 n-형 이온을 주입함으로써 제2LDD 영역(33)을 형성하며, 이후 어닐링(annealing)하여 상기 엔모스 영역의 소스/드레인 영역 및 제2LDD 영역의 이온주입에 의한 틈새(interstitial) 주입을 없앤다.
(g)도에서는 상기 포토레지스트(1c)를 제거한 후 결과물 전면에 절연물질로서, 예를들면 CVD 질화막을 소정의 두께로 증착시킨 후 에치백하여 상기 엔모스 영역의 게이트 전극(3a)과 게이트 산화막(4a) 및 피모스 영역의 제1측벽 스페이서(6b) 측면에 상기 제1측벽 스페이서보다 두꺼운 제2측벽 스페이서(5a,5b)를 형성한다.
즉 상기 피모스 측벽에는 제1 및 제2 측벽 스페이서가 위치하므로 상기 엔모스 보다 게이트 전극 측벽 스페이서 보다 두껍게 되어, 피모스 영역에서 p+ 소스/드레인 영역이 채널쪽으로 확산되는 것을 감소시킬 수 있다.
(h)도에서는 엔모스 영역을 포토레지스트(1d)로 코팅하고 상기 피모스 영역의 게이트 전극(3b) 및 제2측벽스페이서(5b)를 마스크로 하여 상기 피모스 영역의 기판상에 p+형 이온을 주입함으로써 제2소스/드레인 영역(36)을 형성한다.
(i)도 및 (j)도에서는 상기 포토레지스트(1d)를 제거한 후 피모스 영역을 포토레지스트(1e)을 형성하고, 상기 엔모스 영역의 게이트 전극(3b) 및 제2측벽 스페이서(5b)를 마스크로 하여 엔모스 영역의 기판상에 n형 이온을 주입함으로써 n채널영역(32)을 형성하며, 이어서 상기 포토레지스트(1e)를 제거한다.
이상에서와 같이 본 발명에 의하면, 엔모스는 소스/드레인 영역 형성 후 채널영역을 형성함으로써 역 단채널 효과의 발생을 방지할 수 있으며, 상기 소스/드레인 영역이 채널쪽에 가깝게 위치하도록 함으로써 전류가 감소되지 않으며, 피모스의 경우 상기 엔모스보다 게이트 전극의 측벽 스페이서를 두껍게 형성함으로써 소스/드레인 영역의 채널쪽으로의 확산을 감소시켜 단채널 효과를 줄일 수 있는 잇점이 있다.

Claims (3)

  1. 피모스 영역에 p형 이온을 주입하여 p채널영역을 형성하는 공정과, 엔모스 영역 및 상기 피모스 영역에 동일한 마스크를 적용하여 게이트 전극 및 게이트 산화막을 형성하는 공정과, 상기 게이트 전극 및 게이트 산화막 측벽에 제1측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극과 제1측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p-형 이온을 주입함으로써 제1LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 제1측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 n+형 이온을 주입함으로써 제1소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 제1측벽 스페이서를 제거한 후 게이트 전극을 마스크로 하여 상기 엔모스 영역의 기판상에 n-형 이온을 주입함으로써 제2LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 게이트 산화막 및 피모스 영역의 제1측벽 스페이서 측면에 제2측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p+형 이온을 주입함으로써 제2소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로 하여 엔모스 영역의 기판상에 n형 이온을 주입함으로써 n채널영역을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 씨모스(CMOS) 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1측벽 스페이서는 산화막임을 특징으로 하는 씨모스(CMOS) 소자의 제조방법.
  3. 제1항에 있어서, 상기 제2측벽 스페이서는 CVD 질화막임 특징으로 하는 씨모스(CMOS) 소자의 제조방법.
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