KR950008259B1 - 반도체 소자의 엘디디(ldd) 제조 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 엘디디(LDD)제조 방법

제1도는 종래의 LDD 구조를 갖는 반도체 소자의 단면도.

제2도는 본 발명에 따른 LDD 구조를 갖는 반도체 소자의 제조 공정도.

제3도는 본 발명에 따른 트랜지스터 제조의 작용 상태도.

제4도는 본 발명의 다른 실시예시도.

* 도면의 주요부분에 대한 부호의 설명

11,21,31,41 : 반도체 기판 12,22,32,42 : 게이트 산화막

13,23,33,43 : 폴리실리콘막 14,24.34.44 : WSi₂막

15,26,36,46 : 저농도 이온주입 영역 16 : 산화막 스페이서

17,28,38,48 : 고농도 이온주입 영역 25,49 : 감광막

26,36,46 : 저농도 이온주입 영역 27,37 : 저온산화막

본 발명은 반도체 소자의 제조에 관한 것으로, 특히 폴리사이드 구조를 갖는 게이트 전극 형성시 사용하게 되는 반도체 소자의 엘디디(LDD ; Lightly DPed Drain이하 LDD라 칭함) 제조 방법에 관한 것이다.

종래의 LDD 구조를 갖는 트랜지스터를 제1도를 통하여 상세히 살펴보면, 도면에서 11은 반도체 기판, 12는 게이트 산화막, 13은 폴리실리콘막, 14는 WSi₂막, 15는 저농도 이온주입 영역, 16은 산화막 스페이서, 17은 고농도 이온주입 영역을 각각 나타낸다.

반도체 기판(11) 상에 게이트 산화막(12), 폴리실리콘막(13), 텅스텐 실리사이드막(WSi₂)(14)을 차례로 형성하고 사진 식각법으로 상기 게이트 산화막(12)이 드러나도록 상기 폴리실리콘(13), 텅스텐 실리사이드막(14)을 소정의 크기로 차례로 식각한 다음에 저농도의 이온을 주입하여 상기 반도체 기판(11)에 저농도 이온주입 영역(15)을 형성한다.

이어서, 저온 산화막을 증착하여 상기 폴리실리콘막(13), 텅스텐 실리사이드막(14)으로 이루어진 게이트 전극에 스페이서 산화막(16)을 형성하고 고농도 이온을 주입하여 고농도 이온주입 영역(17)을 형성하여 트랜지스터를 형성하게 된다.

그러나 상기 종래의 트랜지스터 형성 방법은 스페이서 산화막 형성시 텅스텐 실리사이드막이 드러나게 되면 이후의 열공정에 의한 표면에 손상을 입어 소자의 전기적 특성이 악화된다. 따라서 이를 방지하기 위하여 50Å 내지 350Å정도의 산화막을 텅스텐 실리사이드막 위에 잔류시켜야 하는 공정상의 어려움이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 게이트 전극의 열화 방지하여 트랜지스터의 성능을 향상시킬 수 있는 반도체 소자의 엘디디(LDD) 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 엘디디(LDD ; Lightly Dped Drain 이하 LDD라 칭함) 제조 방법에 있어서, 반도체 기판(21) 상에 게이트 산화막(22), 불순물 이온 주입된 폴리실리콘막(23), 텅스텐 실사이드막(WSi₂) (24)을 차례로 증착하는 제1단계, 상기 제1단계 후에 감광막(25)을 패턴하여 상기 텅스텐 실리사이드막(24)을 수직으로 식각하는 제2단계, 상기 제2단계 후에 상기 폴리실리콘막(23)은 경사지게 식각하는 제3단계, 상기 제3단계 후에 저농도 이온주입 영역(26)을 형성하고 상기 감광막(25)을 제거하는 제4단계, 상기 제4단계 후에 산화막(27)을 균일하게 증착하는 제5단계, 및 상기 제5단계 후에 고농도 이온주입하여 고농도 이온주입 영역(28)을 형성하는 제6단계를 포함하여 이루어 지는 것을 특징으로 한다.

이하, 첨부된 도면 제2도 내지 제4도를 참조하여 본 발명을 상세히 설명하면, 도면에서 21,31,41은 반도체 기판, 22,32,42는 게이트 산화막, 23,33,43은 폴리실리콘막, 24,34,44는 실리사이막(WSi₂), 25는 감광막, 26,36,46은 저농도 이온주입 영역, 27,37은 저온산화막, 28,38,48은 고농도 이온주입 영역, 49는 감광막을 각각 나타낸다.

먼저, 본 발명의 일실시예는 다음과 같다.

제2도 (a)는 반도체 기판(21)상에 100Å~200Å의 게이트 산화막(22), 1000Å~2000Å의 불순물 이온 주입된 폴리실리콘막(23), 15000Å~2500Å의 텅스텐 실리사이드막(WSi₂) (24)은 차례로 증착한 상태의 단면도이다.

제2도 (b)는 감광막(25)을 패턴하여 상기 텅스텐 실리사이드막(24)을 수직으로 식각하고 이어서, 상기 폴리실리콘막(23)은 경사지게 건식식각한 다음에 저농도 이온주입 영역 (26)을 형성한 상태의 단면도이다.

제2도 (c)는 상기 감광막(25)을 제거한 후에 TEOS(Tetraethylorthosilicate)에 의한 저온 산화막(27)을 균일하게 증착하고 고농도 이온주입하여 고농도 이온주입 영역(28)을 형성한 상태의 단면도이다.

이때 상기 저온 산화막(27)의 증착 두께는 500Å 이하로 유지한다.

상기 본 발명에 따른 트랜지스터의 작용 상태를 제3도를 통해 설명한다.

상기 경사지게 시작된 폴리실리콘막(23)에 증착되어 지는 저온 산화막(27)은 경사지게 증착이 되어 있어 수직 두께가 반도체 기판(21) 상에 증착된 부위 보다 두꺼워 지게 된다. 따라서 이 경사지게 형성된 저온산화막(27)이 종래의 스페이서 산화막 역할을 이루게 된다.

그리고 본 발명의 다른 실시예를 제4도를 통해 상세히 살펴보면, 상기 제2도에 도시된 공정순서 제2도 (a) 내지 제2도 (c)를 따라 공정을 수행하되 상기 저온 산화막 대신 감광막(49)을 균일하게 도포하여 고농도 이온 주입을 형성한다. 이때 이온주입시의 이온 투과 거리를 고려하기 어려우면, 산소를 이용한 반응성 이온 식각(RIE ; Reactive Ion Etching)으로 감광막(49)의 두께를 조절하여 이온주입을 행한다.

상기와 같이 이루어지는 본 발명은 게이트 전극에 스페이서 산화막을 형성하지 않고 LDD 형성이 가능하기 때문에 소자의 제조 공정 기간의 단축과 제작비용의 절감을 가져오는 효과가 있다.

Claims (3)

1. 반도체 소자의 엘디디(LDD ; Lightly Dped Drain 이하 LDD라 칭함) 제조 방법에 있어서, 반도체기판(21)상에 게이트 산화막(22), 불순물 이온 주입된 폴리실리콘막(23), 텅스텐 실리사이드막(WSi₂) (24)을 차례로 증착하는 제1단계, 상기 제1단계 후에 감광막(25)을 패턴하여 상기 텅스텐 실리사이드막(24)을 수직으로 식각하는 제2단계, 상기 제2단계 후에 상기 폴리실리콘막(23)은 경사지게 식각하는 제3단계, 상기 제3단계 후에 저농도 이온주입 영역(26)을 형성하고 상기 감광막(25)을 제거하는 제4단계, 상기 제4단계 후에 산화막(27)을 균일하게 증착하는 제5단계, 상기 제5단계 후에 고농도 이온주입하여 고농도 이온주입 영역(28)을 형성하는 제6단계를 포함하여 이루어 지는 것을 특징으로 하는 반도체 소자의 엘디디(LDD) 제조 방법.
2. 제1항에 있어서, 상기 제5단계의 산화막(27)은 TEOS (Tetraethylothosilicate)의해 증착되는 두께 500Å이하의 저온 산화막인 것을 특징으로 하는 반도체 소자의 엘디디(LDD) 제조 방법.
3. 제1항에 있어서, 상기 제5단계의 산화막(27)은 감광막(41)으로 이루어지는 것을 특징으로 하는 반도체 소자의 엘디디(LDD) 제조 방법.