KR0179294B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 그 구성은, 반도체 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 한쪽 측면에 스페이서를 형성하는 단계, 상기 반도체 기판 내에 소오스/드레인 영역을 한정하는 단계, 상기 게이트 전극의 스페이서를 제거하고 LDD 영역을 한정하는 단계로 이루어진다.
본 발명에 따르면, 기존의 소자특성을 그대로 살리면서 공정 진행에 있어 LDD 부분의 형성을 포토 공정 대신에 자기 정렬 방식을 사용함으로써 포토 미스얼라인에 의한 에러를 없애고 고온 저압 절연막(HLD) 증착시에 두께를 조절함으로써 LDD길이의 컨트롤이 용이하다.
Description
제1도 (a)∼(d)는 종래기술에 의한 반도체 장치의 제조방법을 나타낸 공정 단면도.
제2도 (a)∼(e)는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 반도체 기판 11,21 : 게이트 절연막
12,22 : 폴리 실리콘막 23a : 스페이서막
13,25 : LDD 영역 14,24 : 소오스/드레인 영역
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히, 서브 마이크론(sub-micron)소자 제작에 용이한 반도체 장치의 제조방법에 관한 것이다.
일반적으로 반도체 소자가 점점 고집적화 되어감에 따라 여러가지의 문제점이 대두되어 왔고, 그 중의 한 가지로서, 한 캐리어 효과에 의한 영향을 줄이기 위해 LDD(Lightly Doped Drain)영역을 형성해왔다. 처음에는 소오스/드레인 양쪽 모두 LDD 영역을 형성하였으나, 소오스쪽에는 저농도 도우핑 영역을 없앰으로써 고농도 도우핑 영역과 채널간의 저항을 감소시켰고, 이에 따라 드레인 전류가 증가되어 소자의 퍼포먼스(perforance)를 향상시켜왔다.
이하 도면을 참고로 하여 종래기술에 의한 반도체 장치의 제조방법을 살펴보기로 한다.
제1도 (a) 내지 (d)는 종래기술에 의한 반도체 장치의 제조방법을 나타낸 단면도이다.
제1도 (a)에 도시된 바와 같이 실리콘 기판(10)을 마련하고 상기 반도체 기판 상에 게이트 절연막(11)과 폴리 실리콘막(12)을 형성하고, 상기 폴리 실리콘막(12)을 패터닝 하여 게이트 전극을 형성한다.
제1도 (b)와 같이 게이트 전극이 형성된 실리콘 기판 전면에 포토레지스트를 도포하고 LDD 영역을 형성하기 위해 드레인 영역만 노출되도록 레지스트 패턴을 현상한다. 상기 노출된 실리콘 기판 상에 저농도의 불순물을 이온 주입하여 드레인 영역에만 LDD 영역이 형성되도록 실시한다. N 형 MOSFET 인 경우 예컨대 5 족의 불순물을 주입한다. 그리고 이온 주입 공정후에는 상기 레지스트 패턴을 제거한다.
그 다음, 제1도 (c)에 도시된 바와 같이 상기 실리콘 기판(10) 전면에 포토레지스트를 도포하고 소오스/드레인 영역(1)을 한정하기 위해 포토레지스트의 소정영역을 현상하여 패턴을 형성한다. 이어서 상기 노출된 실리콘 기판(10) 상에 예컨대, N 형 MOSFET 인 경우 예5족의 고농도 불순물 이온 주입을 실시한다.
제1도 (d)에 도시된 바와 같이 상기 실리콘 기판(10) 상에 잔여하는 포토레지스트를 제거하여 드레인측만 LDD 영역(13)이 형성된 트랜지스터를 완성한다.
상기한 종래기술에 의하면 사진/식각 공정을 드레인 부분의 저농도 도우핑 영역을 형성하기 때문에 게이트와 고농도 도우핑 영역간의 길이를 제어하기 어렵고 자기 정렬(self-align) 방식이 아니기 때문에 2회에 걸친 사진/식각 공정이 요구된다.
또한, 소자의 집적화에 따른 저농도 도우핑 영역의 길이가 0.2㎛ 이하가 됨에 따라 자기 정렬방식을 사용하지 않고 사진 /식각 공정을 실시함으로써 미스얼라인 문제가 심각하게 대두되고 있다.
이에 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 자기 정렬 방식을 적용한 반도체 장치의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법의 구성은,
반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 한쪽 측면에 스페이서를 형성하는 단계, 상기 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계 및, 상기 게이트 전극의 스페이서를 제거하고 LDD 영역을 형성하는 단계로 이루어진다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
제2도 (a) 내지 (e)는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 나타낸 공정 단면도이다.
먼저, 제2도 (a)와 같이 반도체 기판(20)을 마련하고 상기 반도체 기판 상에 게이트 절연막(21)과 폴리 실리콘막(22)을 형성하고, 상기 폴리 실리콘막(22)을 패터닝 하여 게이트전극을 형성한다. 상기 폴리 실리콘막 상부에 도면에는 도시되지 않았지만 도전성을 더욱 증가시키기 위해 실리사이드막을 형성할 수도 있다.
제2도 (b)에 도시된 바와 같이 상기 게이트 전극(21,22)과 상기 반도체 기판(20) 전면에 게이트 스페이서 형성을 위한 고온 저압의 공정조건에서 절연막(HLD)을 형성한다. 상기 증착된 절연막을 건식식각 공정을 이용하여 게이트 스패이서(23)를 형성한다.
그다음, 제2도 (c)와 같이 게이트 전극의 소오스측 스페이서가 제거되도록 패터닝하고 이어서 소오스측 스페이서를 식각 공정을 이용하여 제거한다.
스페이서 제거시 스페이서 에치에 의한 데미지(damage)를 감소시키기 위해서 얇은 절연막을 반도체 기판(20) 전면에 형성한다.
그리고 제2도 (d)에 도시된 것처럼 상기 노출된 반도체 기판(20) 전면에 소오스 및 드레인 영역을 한정하기 위한 고농도의 이온 주입을 실시한다. 예컨대, NMOS 트랜지스터의 경우에는 5족의 인(P)또는 아세닉(As) 이온을 주입한다.
이어서, 제2도 (e)에 나타낸 것과 같이 상기 게이트 전극의 드레인측 스페이서를 식각 공정을 실시하여 제거하고 저농도의 이온 주입을 실시하여 드레인측의 LDD 영역만을 형성한다.
이상 상술한 본 발명에 의하면 기존의 소자특성을 그대로 살리면서 공정 진행에 있어 LDD부분의 형성을 포토 공정 대신에 자기 정렬 방식을 사용함으로써 포토 미스얼라인에 의한 에러를 없애고 고온 저압 절연막(HLD) 증착시에 두께를 조절함으로써 LDD길이의 컨트롤이 용이하다. 또한 종래의 사진/식각 공정을 한번으로 단축하는 효과가 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (4)
- 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 한 측면에 스페이서를 형성하는 단계; 상기 반도체 기판 내에 소오스/드레인 영역을 한정하는 단계; 및, 상기 게이트 전극의 스페이서를 제거하고 LDD 영역을 한정하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 스패이서 형성단계는, 상기 반도체 기판과 게이트 전극 전면에 절연막을 도포하는 단계; 건식 식각 공정을 실시하여 게이트 전극 측면에 스페이서를 형성하는 단계; 상기 반도체 기판과 게이트 전극 전면에 포토레지스트를 도포하고 소오스쪽 스페이서를 제거할 수 있도록 패터닝 하는 단계; 및, 상기 소오스쪽 스패이서를 식각하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 LDD를 한정하는 단계는 자기정렬 방식으로 LDD의 길이를 조절하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 스페이서 제거시 스페이서 에치에 의한 기판의 손상을 막기 위해서 상기 반도체 기판 전면에 얇은 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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