KR0165421B1 - 반도체장치의 모스 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 모스 트랜지스터 제조방법에 관한 것으로, 반도체기판상에 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막을 형성하는 공정과, 소자형성영역상에 게이트절연막을 개재하여 게이트전극을 형성하는 공정과, 게이트전극을 중심으로 양쪽의 반도체기판내에 제1형의 소오스영역 및 드레인영역을 형성하는 공정을 구비하는 반도체장치의 모스 트랜지스터 제조방법에 있어서, 제1형의 소오스영역 및 드레인영역의 형성공정후 결과물 전면에 상기 제1형과 반대 타입인 제2형의 불순물을 이온주입하여, 제1형의 소오스영역 및 드레인영역과 필드산화막의 아래에 제2형의 불순물영역을 형성하는 공정을 더 구비하는 것을 특징으로 한다. 따라서, 기판에로의 펀치 드루우 현상을 개선함과 아울러, 소오스영역/드레인영역의 기생저항을 낮추어 반도체장치의 구동능력을 향상시킬 수 있다.

Description

반도체장치의 모스 트랜지스터 제조방법
제1a도 내지 제1f도는 종래의 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
제2a도 내지 제2f도는 본 발명에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 펀치-드루우(punch-through) 현상을 개선시킬 수 있는 반도체장치의 모스 트랜지스터의 제조방법에 관한 것이다.
LSI의 동작속도가 빨라지고 집적밀도가 높아짐에 따라 칩(chip)당 소비전력이 현저히 증가해 왔기 때문에 종래의 n채널 금속-산화물-반도체 전계 효과 트랜지스터(n channel Metal-Oxide-Semiconductor Field Effect Transistor: 이하, nMOS FET이라 칭함)나 바이폴라(bipolar) 디바이스를 사용한 것에서는 하나의 칩에 대규모 회로를 탑재하기가 어려워졌다. 그래서 VLSI에서는 저 소비전력의 CMOS(Complementary MOS) 디바이스에 대한 요구가 급격히 높아져서 모든 VLSI가 CMOS화 되고 있는 실정이다. CMOS 디바이스는 저 소비전력 이라는 것 이외에도 동작영역이 넓고 잡음 마아진(margin)이 크다는 것등 중요한 특징을 가지고 있다.
VLSI를 실현함에 있어서 우선적으로 필요한 것은 디바이스의 크기를 작게 하는 것이다. 그러나, 디바이스의 크기를 작게하면 쇼트-채널(short-channel) 효과가 우선적으로 문제시 된다. 뿐만 아니라 VLSI에서는 서브마이크론(submicron) 디바이스가 일반적으로 사용되어 지는데, 서브마이크론 디바이스에서는 동작시 내부전계가 커지고 또 취급하는 신호가 작아지는 경향이 있으므로 장기간에 걸쳐 안정동작하는 디바이스를 실현하는 것은 매우 어렵게 된다.
특히, 게이트절연막의 절연파괴나, 핫 캐리어(hot carrier) 주입에 의한 디바이스 특성변동, 알파(α)-선에 의한 소프트 에러(soft error), 알루미늄배선의 일렉트로 마이그레이션(electromigration), 내습성(알루미늄 배선등의 부식과 밀접하게 관계), 래치 업(latch up)등과 같은 신뢰성에 관계된 현상은 서브마이크론 디바이스의 한계를 제한하는 현상으로서 지금까지 많은 연구자에 의해 그 현상의 해명과 대책이 이루어져 왔다.
그중에서 핫 캐리어 주입에 의한 디바이스 특성 변동에 대한 대책으로 가장 대표적인 LDD(Lightly Doped Drains) 구조를 들 수 있다.
제1a도 내지 제1f도는 LDD구조의 형성방법을 나타낸 공정순서도로서, 1980년 S.Ogura 등이 IEEE Trans. Electron Dev., ED-27, pp.1359에 발표한 내용을 참조하여 설명하기로 한다.
제1a도는 게이트절연막(1), 제1도전층(10) 및 제1절연막(12)의 형성공정을 도시한 것으로, 먼저 제1전도형 예컨대 P형의 반도체기판(100)상에 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막(101)을 형성하고, 결과물 전면에 게이트절연막(1), 제1도전층(10) 예컨대 다결정실리콘, 및 제1절연막(12) 예컨대 산화막을 차례로 형성한다.
제1b도는 게이트전극(10')의 형성공정을 도시한 것으로, 상기 제1a도 공정후 결과물 전면에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴을 적용하여 상기 제1절연막 및 제1도전층을 동시에 패터닝함으로써 상기 제1도전층으로 이루어지는 게이트전극(10')의 패턴을 형성한다.
제1c도는 제1불순물 주입영역(14)의 형성공정을 도시한 것으로, 상기 제1b도 공정후 결과물 전면에 제2전도형 예컨대 n형의 불순물을 이온주입하여, 도시된 바와 같이, 상기 게이트전극(10') 양쪽에 제1불순물 주입영역(14)을 형성한다.
제1d도는 상기 제1c도 공정후 결과물 전면에 제2절연막(16) 예컨대 산화막을 형성하는 공정을 나타낸다.
제1e도는 스페이서(SP)의 형성공정을 도시한 것으로, 상기 제1d도 공정후 결과물 전면에 대하여 이방성식각을 실시함으로써 상기 게이트전극(10')의 측벽에 상기 제2절연막으로 이루어진 스페이서(SP)를 형성한다.
제1f도는 제2불순물 주입영역(14')의 형성공정을 도시한 것으로, 상기 제1e도 공정후 결과물 전면에 상기 스페이서(SP)를 마스크로 적용하여 상기 제1불순물 주입영역(14) 형성시에 사용된 n형 불순물 양보다 더 많은 양의 n형 불순물을 이온주입함으로써 제2불순물 주입영역(14')을 형성한다.
이와같이 LDD 구조에서의 소오스영역 및 드레인영역은 두 번의 이온주입 공정에 의해 형성된다. 첫 번째는 게이트전극에 의해 자기 정렬된 부분에 대한 이온주입이며, 두 번째는 스페이서에 의해 자기 정렬된 부분에 대한 이온주입이다. 이때, 상기 첫 번째 이온주입시의 불순물양이 적으므로(lightly doped) 전계는 30%∼40% 정도 감소하는 효과를 나타내며 그에 따라 핫 일렉트론(hot electron)에 의해 야기되는 게이트 전류를 감소시킬 수 있다. 결과적으로 디바이스의 안정성이 매우 우수해 진다.
그러나, 이러한 LDD 구조도 채널길이가 1μm 이하로 감소하게 되면 마찬가지로 높은 전계에 의해 야기되는 문제가 발생하게 된다. 즉, 파괴전압(breakdown voltage)의 감소 및 핫일렉트론에 의한 특성 열화 등이 그것이다.
따라서, 이러한 쇼트 채널 효과를 더욱 개선한 구조가 대두되기 시작하였는데 대표적으로 DI-LDD(Double Implanted-LDD) 구조를 들수 있다. 이것은 n형 LDD구조의 소오스영역/드레인영역 아래에 p형 포켓(pocket)이나 헤일로우(halo) 영역을 형성함으로써 펀치 드루우 전압을 증가시키거나 쇼트 채널 문턱전압 강하 현상(short channel threshold voltage falloff)을 감소시킨 것이다.
상기 DI-LDD 구조는 Christoper F. Codella와 Seiki Ogura가 1985년에 IEDM에 발표한 HALO DOPING EFFECTS IN SUBMICRON DI-LDD DEVICE DESIGN의 논문을 통하여 살펴 볼 수 있는데, 이 논문에서 n형 DI-LDD 구조에서의 p형 포켓은 n형 소오스영역/드레인영역의 측면에서만 형성되기 때문에 기판(bulk)에로의 펀치 드루우 현상을 개선한다는 측면에서는 취약한 점이 있다. 뿐만 아니라, 채널방향으로 기생저항이 증가하여 구동능력을 저하시키는 문제점이 있다.
또한, n형과 p형의 MOS FET을 모두 사용하는 CMOS에 적용할 경우 어느 한 가지에만 형성하는 것이 용이하여, 두가지 모두 형성하기 위해서는 추가로 포토 마스크가 필요하게 되며 그 공정도 매우 복잡해진다.
따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 제1형의 소오스영역 및 드레인영역의 아래에 제2형의 불순물영역을 구비함으로써 기판에로의 펀치 드루우 현상의 개선 및 구동능력을 향상시킬 수 있는 모스 트랜지스터의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명의 방법은, 반도체기판상에 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막을 형성하는 공정과, 상기 소자형성영역상에 게이트절연막을 개재하여 게이트전극을 형성하는 공정과, 상기 게이트전극을 중심으로 양쪽의 반도체기판내에 제1형의 소오스영역 및 드레인영역을 형성하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 제1형의 소오스영역 및 드레인영역의 형성공정후 결과물 전면에 상기 제1형과 반대 타입인 제2형의 불순물을 이온주입하여, 상기 제1형의 소오스영역 및 드레인영역과 상기 필드산화막의 아래에 상기 제2형의 불순물영역을 형성하는 공정을 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
제2a도 내지 제2f도는 본 발명에 의한 CMOS 제조방법의 일 실시예를 나타낸 공정순서도로서, n형 소오스영역/드레인영역 아래에 p형 헤일로우를 형성하는 공정을 예로 들어 설명하기로 한다.
제2a도는 게이트절연막(1), 제1도전층(10) 및 제1절연층(12)의 형성공정을 도시한 것으로, 먼저 제1전도형 예컨대 p형의 반도체기판(100)상에 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막(101)을 형성하고, 결과물 전면에 게이트절연막(1), 제1도전층(10) 및 제1절연층(12)을 차례로 적층하여 형성한다. 여기서, 상기 게이트절연막(1)은 통상 열 산화막(SiO2)을 많이 사용하여 50Å에서 200Å까지 형성되고, 상기 제1도전층(10)은 게이트전극으로 사용될 물질로서 통상 다결정실리콘을 사용하는데 다결정실리콘 적층후 열 확산 방법으로써 POCL3을 이용하여 불순물을 도우핑시키거나 인 사이튜(insitu) 방법으로 불순물을 도우핑시킨다. 또한 상기 제1절연층(12)은 상기 게이트전극을 보호하거나 게이트전극에 대한 다른 도전층과의 절연 역할을 하는 것으로 화학기상증착법(Chemical Vapor Deposition: CVD)에 의한 산화막 예컨대 HTO막 또는 LTO막과, 옥시나이트라이드 계열의 절연막을 주로 사용하는 것이 좋다.
제2b도는 게이트전극(10') 및 제1형 불순물주입영역(14)의 형성공정을 도시한 것으로, 먼저 상기 제2a도 공정후 결과물 전면에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 포토레지스트 패턴(도시되지 않음)을 형성하고, 이 포토레지스트 패턴을 적용하여 상기 제1절연층 및 제1도전층을 이방성식각함으로써 상기 제1도전층으로 이루어지는 게이트전극(10') 및 패터닝된 제1절연층(12')을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한 후 As이나 P과 같은 n형 불순물을 1.0E13/㎠ 내지 5.0E13/㎠ 정도로 이온주입하여 낮은 농도의 n영역인 제1형 불순물주입영역(14)을 형성한다. 여기서, 상기 제1도전층의 식각에는 C12: SF6를 50 : 20 정도로 사용하는 것이 좋으며 식각 종료점 후에는 HBr을 사용하여 게이트절연막인 산화막과의 선택비를 증가시키는 것이 유리하다. 여기서, 게이트 전극(10') 및 패터닝된 제1절연층(12')은 게이트 패턴을 구성한다.
제2c도는 상기 제2b도 공정후 결과물 전면에 제2절연층(16)을 형성하는 공정을 나타내는 것으로, 상기 제2절연층(16)은 상기 제1절연층과 같은 물질 예컨대 HTO막 또는 LTO 막과 같은 산화막이나, 옥시나이트라이드 계열의 절연물질을 1000Å 내지 2000Å의 두께로 침적하여 형성된다.
제2d도는 n형 MOS FET 구조에 스페이서(SP)를 형성하는 공정을 도시한 것으로, 먼저 상기 제2c도 공정후 결과물 전면에 포토레지스트를 도포하고 사진식각공정을 통해 p형 MOS FET가 형성될 영역에는 포토 레지스트(PR)를 남기고 n형 MOS FET가 형성될 영역에는 포토 레지스트를 제거한다. 이어서, 상기 n형 MOS FET 구조의 제2절연층 전면에 대하여 이방성식각을 실시함으로써 상기 게이트전극(10') 및 패터닝된 제1절연층(12')의 측벽에 스페이서(SP)를 형성한다.
제2e도는 n형 MOS FET 구조의 소오스영역(14,14') 및 드레인영역(14,14')의 형성공정을 도시한 것으로, 상기 제2d도의 공정후 p형 MOS FET 구조의 포토레지스트를 제거하고, n형 불순물을 이온주입하여 높은 농도의 소오스영역(14') 및 드레인영역(14')을 형성한다. 이때, p형 MOS는 잔류하는 제2절연층(16)이 마스크 역할을 하여 이온주입이 되지 않게 된다. 만일 공정 진행상 필요에 의해 제2절연층 두께를 낮게하여 마스크 역할을 하지 못할 경우에는 제2d도의 공정에서 스페이서 형성후에 바로 이온주입을 하면 된다. n형 불순물로는 As이나 P등이 통상 사용되어지는데, 본 실시예에서는 As, 1.0E15/㎠ 내지 8.0E15/㎠을 사용하였다.
제2f도는 p형 MOS FET 구조의 소오스영역(14,17)/드레인영역(14,17), n형 채널의 채널 스톱퍼(channel stopper: 18), 및 p형 헤일로우(20)를 형성하는 공정을 도시한 것으로, 상기 제2e도 공정후 결과물 전면에 다른 마스크를 사용하지 않고 p형 불순물을 이온주입한다. 이때, n형 MOS FET에는 제2절연층이 존재하지 않는 반면 p형 MOS FET에는 제2절연층(16)이 존재하므로 이온주입시에는 p형 MOS FET에 존재하는 제2절연층(16)의 두께를 고려하여 다소 높은 에너지로 이온주입하여야 한다. 통상 p형 불순물로는 B이나 BF2를 사용하게 되는데 B의 경우 40KeV 에너지로 0.12μm 이상의 산화막을 투과할 수 있다. 즉, 제2절연층의 두께가 0.1μm 이상이 되면 p형 불순물의 이온주입 에너지는 40KeV 이상이 되어야 함을 의미한다. 또한, p형 MOS FET의 게이트전극 측벽에는 수직적으로 최소 게이트전극 두께 + 제1절연층 두께 이상이 존재하기 때문에 스페이서가 형성된 것 같은 효과를 갖게 되어 높은 농도의 p형 불순물이 이온주입 되지 않고, 후속되는 열처리공정에 의해 높은 농도의 p형 불순물이 확산하게 되어 p형 소오스영역(14,17)/드레인영역(14,17)이 형성된다. 한편, n형 MOS에서 소자분리영역의 필드산화막의 두께를 제2절연층의 두께와 동일하게 형성하면 p형 불순물은 필드산화막 바로 아래에 위치하게 되어 채널 스톱퍼(18)를 형성하게 됨과 동시에 상기 n형 소오스영역(14,14') 및 드레인영역(14,14')의 아래에 p형 헤일로우(20)를 형성하게 된다.
상술한 본 발명을 상기 CMOS의 제작에 적용하는데 그치지 않고, 본 발명의 기술적 사상이 한정하는 범위내로 확장하여 적용할 수 있음은 물론이다.
이상과 같이 본 발명에 의한 반도체장치의 제조방법은, 소오스영역/드레인영역 아래에 반대 타입(type)의 불순물영역을 형성함으로써 기판에로의 펀치 드루우 현상을 개선함과 아울러, 채널방향으로 불순물영역이 존재하지 않기 때문에 소오스영역/드레인영역의 기생저항이 크지 않게 되어 반도체장치의 구동능력을 향상시킬 수 있다.
또한, 본 발명을 적용한 CMOS를 구현하는데 있어서 그 제조방법을 매우 간단화 하였다는 것이다. 즉, 기존의 CMOS 공정에서는 게이트전극 형성, n형 소오스영역/드레인영역 형성, p형 소오스영역/드레인영역 형성등 최소 3단계의 사진공정이 반드시 필요하였으나 본 발명에서는 게이트전극을 형성하는 단계와, n형 소오스영역/드레인영역이나 p형 소오스영역/드레인영역 형성중 어느 한 단계 등 총 2단계의 사진공정만이 필요하므로 매우 간단한 제조공정으로 실현할 수 있다.

Claims (7)

  1. 제1형 MOSFET 영역 및 제2형 MOSFET 영역을 구비하는 반도체장치의 제조방법에 있어서, 반도체기판상에 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막을 형성하는 공정; 상기 소자형성영역 상에 게이트절연막을 형성하는 공정; 상기 제1형 MOSFET 영역의 소자형성영역 상에 형성된 게이트 절연막의 소정영역 및 상기 제2형 MOSFET 영역의 소자형성영역 상에 형성된 게이트 절연막의 소정영역 상에 게이트 패턴을 형성하는 공정; 상기 게이트 패턴 양 옆의 반도체기판에 제1형 불순물주입영역을 형성하는 공정; 상기 제1형 MOSFET 영역의 게이트 패턴 측벽 및 상기 제2형 MOSFET 영역 상부에 각각 스페이서 및 제2절연층을 형성하는 공정; 상기 제2절연층, 상기 스페이서, 상기 게이트 패턴 및 상기 필드산화막을 이온주입 마스크로하여 상기 제1형 MOSFET 영역에 선택적으로 제1형 불순물을 주입함으로써, 상기 제1형 MOSFET 영역의 게이트 패턴 양 옆에 LDD형의 제1형 소오스/드레인 영역을 형성하는 공정; 및 상기 제1형 소오스/드레인 영역이 형성된 결과물 전면에 제2형 불순물을 이온주입함으로써, 상기 제1형 MOSFET 영역의 필드산화막 및 상기 제1형 소오스/드레인 영역 하부에 각각 채널스토퍼 및 제2형 헤일로우를 형성함과 동시에 상기 제2형 MOSFET 영역에 제2형 소오스/드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 모스 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제1형은 n형, 제2형은 p형인 것을 특징으로 하는 반도체장치의 모스 트랜지스터 제조방법.
  3. 반도체기판상에 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막을 형성하는 공정; 상기 소자형성영역상에 게이트절연막, 제1도전층 및 제1절연층을 차례로 적층하는 공정; 상기 제1절연층 및 제1도전층을 패터닝하여 게이트전극을 형성하는 공정; 상기 패터닝공정후 결과물 전면에 제1형 불순물을 주입하여 상기 게이트전극을 중심으로 양쪽의 반도체기판내에 제1형의 제1불순물주입영역을 형성하는 공정; 상기 제1형의 제1불순물주입영역 형성공정후 결과물 전면에 제2절연층을 형성하는 공정; 상기 제2절연층위에 포토레지스트를 도포하고, 제1형 MOS 트랜지스터가 형성될 영역의 포토레지스트는 제거하기 위한 사진식각 공정; 상기 사진식각공정후 제1형 MOS 트랜지스터 구조의 게이트전극 및 패터닝된 제1절연층의 측벽에 스페이서를 형성하는 공정; 상기 스페이서의 형성공정후 제2형 MOS 트랜지스터 구조의 포토레지스트를 제거하는 공정; 상기 포토레지스트의 제거후 결과물 전면에 높은 농도의 제1형 불순물을 주입함으로써 상기 제1형 MOS 트랜지스터 구조에서의 제1형의 제1불순물주입영역내에 높은 농도의 제1형의 제2불순물주입영역을 형성하는 공정; 상기 높은 농도의 제1형의 제2불순물주입영역을 형성한 후 결과물 전면에 제1형 불순물과 반대 타입인 제2형 불순물을 주입함으로써 상기 제2형 MOS 트랜지스터 구조에서의 제2형의 제1불순물주입영역을 형성함과 동시에 상기 필드산화막과 상기 제1형 MOS 트랜지스터 구조의 제1형의 제1 및 제2불순물주입영역 아래에 제2형의 제1불순물주입영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 모스 트랜지스터 제조방법.
  4. 제3항에 있어서, 상기 제1형은 n형, 제2형은 p형인 것을 특징으로 하는 반도체장치의 모스 트랜지스터 제조방법.
  5. 제3항 혹은 제4항의 어느 한 항에 있어서, 상기 제1형의 제1불순물주입영역은 상기 패터닝공정후 결과물 전면에 제1형 불순물을 1.0E13/㎠ 내지 5.0E13/㎠ 정도로 이온주입함으로써 형성되는 것을 특징으로 하는 반도체장치의 모스 트랜지스터 제조방법.
  6. 제3항 혹은 제4항의 어느 한 항에 있어서, 상기 높은 농도의 제1형의 제2불순물주입영역은 상기 포토레지스트의 제거후 결과물 전면에 제1형 불순물을 1.0E15/㎠ 내지 8.0E15/㎠ 정도로 이온주입함으로써 형성되는 것을 특징으로 하는 반도체장치의 모스 트랜지스터 제조방법.
  7. 제3항에 있어서, 상기 제2절연층은 HTO막 또는 LTO막과 같은 산화막이나, 옥시나이트라이드 계열의 절연물질을 1000Å 내지 2000Å의 두께로 침적하여 형성되는 것을 특징으로 하는 반도체장치의 모스 트랜지스터 제조방법.
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