KR100488540B1 - 반도체소자 및 이를 제조하는 방법 - Google Patents

반도체소자 및 이를 제조하는 방법 Download PDF

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Abstract

본 발명은 반도체소자 및 이를 제조하는 방법에 관한 것으로, 본 발명은 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 n 웰에 주입된 PMOS 트랜지스터영역과; 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이, 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 p 웰에 주입된 NMOS 트랜지스터영역;을 구비한 반도체기판에 있어서: 상기 반도체기판 전면에 형성되는 절연막을 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입층을 형성하는 단계를 구비하고 있다.

Description

반도체소자 및 이를 제조하는 방법{Devices and Method of manufacturing semiconductor}
본 발명은 반도체소자의 및 이를 제조하는 방법에 관한 것으로, 보다 상세하게는 씨모스 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 모스 트랜지스터의 채널 길이는 점점 짧아지고 있다. 모스 트랜지스터의 채널길이가 짧아지면 모스 트랜지스터의 게이트에 문턱전압보다 낮은 전압이 인가될지라도 누설전류가 흐르는 문제점이 발생한다. 따라서, 모스 트랜지스터로 구성된 반도체소자의 대기전류(stand-by current)가 증가하여 전력소모를 증가시킨다. 이에 따라, 모스 트랜지스터의 짧은 채널효과(short channel effect)를 해결하기 위한 여러 가지의 방안이 제시되어 왔다. 모스 트랜지스터의 짧은 채널효과를 해결하기 위한 방법으로는 게이트 절연층의 두께를 감소시키는 방법 및 채널 농도를 증가시키는 방법 등이 잘 알려져 있다. 그러나, 상기한 방법들은 모스 트랜지스터의 문턱전압의 변화를 초래하여 게이트 절연층의 두께 및 채널 농도를 최적화시키기가 어렵다. 이에 따라, 미국특허공보 제4,949,136호에 기재된 "Submicron lightly doped field effect transistors"를 선행기술로 하여 얕은 드레인/소스 영역(Lightly doped drain/source : LDD)을 형성하여 짧은 채널효과를 해결하고자 하는 노력이 점점 활발해지고 있다.
그러나 종래의 LDD 구조를 갖는 모스트랜지스터는 점점 소스/드레인과 게이트간의 오버랩되는 면적이 증가하기 때문에 오버랩 커패시턴스도 증가하게 되고, 이로 인해 모스 트랜지스터가 오프된 상태에서 드레인영역과 이와 인접한 채널 영역 사이에 터널링 전류가 발생하는 GIDL(Gate induced drain leakage)효과에 의해 누설전류가 발생하는 데, 이 누설전류에 의해 PMOS 트랜지스터의 오동작 등과 같은 문제점이 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로 본 발명의 목적은 본원출원은 소스/드레인과 게이트전극간의 오버랩되는 면적이 증가하여 PMOS 트랜지스터가 오프된 상태에서 드레인영역과 채널영역사이에서 GIDL(Gate Induced drain leakage)효과에 의한 누설전류를 줄일 수 있는 반도체소자 및 이를 제조하는 방법을 제공함에 있다.
삭제
상기 목적을 달성하기 위하여 본 발명의 양태에 따라, 반도체소자의 제조방법은, 소자 분리막에 의해 구분되는 반도체 기판의 PMOS영역 및 NMOS영역에 서로 다른 도전성을 갖는 복수의 도전성 불순물을 각각 이온주입하여 n웰 및 p웰을 형성하는 단계; 상기 n웰 및 p웰이 형성된 상기 반도체 기판 상에 게이트 절연막을 개재하여 도전층을 형성하고, 상기 PMOS영역 및 NMOS영역의 소스/드레인영역이 노출되도록 상기 도전층 및 게이트 절연막을 제거하여 복수개의 게이트 전극을 형성하는 단계; 상기PMOS영역 및 NMOS영역의 소스/드레인영역을 선택적으로 노출시키면서 상기 복수의 도전성 불순물을 이온주입하여 상기 소스/드레인영역에 상기 n웰 또는 p웰에 서로 배타적인 p형 또는 n형 저농도 불순물영역을 형성하는 단계; 상기 p형 또는 n형 저농도 불순물영역이 형성된 상기 반도체 기판상에 제1 절연막을 형성하고, 상기 소스/드레인영역이 일부 노출되도록 등방성 식각하여 상기 PMOS영역 및 NMOS영역 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 PMOS영역에 포토레지스트를 형성하여 상기 NMOS영역을 선택적으로 노출시키고, 상기 NMOS영역의 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 고농도의 n형 도전성 불순물을 이온주입하여 상기 NMOS영역의 소스/드레인영역에 n형 고농도 불순물영역을 형성하는 단계; 상기 반도체 기판의 전면에 소정 두께를 갖는 제2 절연막을 형성하는 단계; 상기 NMOS영역에 포토레지스트를 형성하여 상기 PMOS영역을 선택적으로 노출시키고, 상기 PMOS영역의 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 상기 제2 절연막을 제2 이온주입마스크로 사용하여 고농도의 p형 도전성 불순물을 이온주입함에 의해 상기 게이트 전극의 양측에서 상기 스페이서 및 상기 제 2 절연막의 두께만큼 이격된 상기 PMOS영역의 소스/드레인영역에 p형 고농도 불순물영역을 형성하는 단계; 및 상기 결과물 상에 층간절연막을 형성한 후, 콘택홀을 형성하기 위해 상기 층간절연막을 제거할 때 상기 제2 절연막을 식각정지막으로 사용하여 상기 층간절연막을 식각하고, 상기 식각정지막으로 사용된 제2 절연막을 제거시켜 상기 NMOS영역 및 PMOS영역의 상기 게이트전극 및 소스/드레인영역을 노출시키는 단계를 포함함을 특징으로 한다.
여기서, 상기 제1 절연막은 1000Å이상 증착하는 것이 바람직하다.
삭제
또한, 본 발명의 다른 양태는, 소자 분리막에 의해 구분되는 반도체 기판의 PMOS영역 및 NMOS영역에 서로 다른 도전성을 갖는 복수의 도전성 불순물을 각각 이온주입하여 n웰 및 p웰을 형성하는 단계; 상기 n웰 및 p웰이 형성된 상기 반도체 기판 상에 게이트 절연막을 개재하여 도전층을 형성하고, 상기 PMOS영역 및 NMOS영역의 소스/드레인영역 상의 상기 도전층 및 게이트 절연막을 제거하여 복수개의 게이트 전극을 형성하는 단계; 상기PMOS영역 및 NMOS영역의 소스/드레인영역을 선택적으로 노출시키면서 상기 복수의 도전성 불순물을 이온주입하여 상기 소스/드레인영역에 상기 n웰 또는 p웰에 서로 배타적인 p형 또는 n형 저농도 불순물영역을 형성하는 단계; 상기 p형 또는 n형 저농도 불순물영역이 형성된 상기 반도체 기판상에 제1 절연막을 형성하고, 상기 소스/드레인영역이 노출되도록 등방성 식각하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 PMOS영역에 포토레지스트를 형성하여 상기 NMOS영역을 선택적으로 노출시키고, 상기 NMOS영역의 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 고농도의 n형 도전성 불순물을 이온주입하여 상기 NMOS영역의 소스/드레인영역에 n형 고농도 불순물영역을 형성하는 단계; 반도체 기판의 게이트 전극상부에 선택적으로 금속막을 형성하고, 상기 결과물 전면에 캡핑막을 형성하고, 실리사이데이션공정을 수행하여 소정두께의 금속실리사이드막을 상기 게이트 전극상부에 형성하는 단계; 상기 NMOS영역에 포토레지스트를 형성하여 상기 PMOS영역을 선택적으로 노출시키고, 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 상기 캡핑막을 제2 이온주입마스크로 사용하여 고농도의 p형 도전성 불순물을 이온주입함에 의해 상기 게이트 전극의 양측에서 상기 스페이서 및 상기 캡핑막의 두께만큼 이격된 상기 PMOS영역의 소스/드레인영역에 p형 고농도 불순물영역을 형성하는 단계; 및 상기 결과물 상에 층간절연막을 형성한 후, 콘택홀을 형성하기 위해 상기 층간절연막을 제거할 때 상기 캡핑막을 식각정지막으로 사용하여 상기 층간절연막을 식각하고, 상기 식각정지막으로 사용된 제2 절연막을 제거시켜 상기 금속 실리사이드막 및 소스/드레인영역을 노출시키는 단계를 포함하는 반도체소자의 제조방법이다.
여기서, 상기 금속막은 코발트(cobalt)로 형성하고, 1000Å이상 증착하는 것이 바람직하다.
그리고, 본 발명의 또 다른 양태는, 소정의 도전성을 지닌 반도체기판과; 상기 반도체 기판의 NMOS영역 상에 게이트 산화막을 개재하여 형성된 게이트전극과, 상기 게이트전극의 측벽에 형성된 스페이서와, 상기 게이트전극 양측의 소스/드레인영역에 형성된 n형 저농도 불순물영역과, 상기 게이트전극 하부에서 상기 스페이서의 두께만큼 이격되어 상기 소스/드레인영역에 n형 고농도 불순물영역이 형성된 NMOS 트랜지스터와; 상기 반도체기판의 PMOS영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트전극과, 상기 게이트전극의 측벽에 형성된 스페이서와, 상기 게이트전극 양측의 소스/드레인영역에 형성된 p형 저농도 불순물영역과, 상기 게이트 전극 하부에서 상기 스페이서의 두께보다 이격되어 상기 소스/드레인영역에 형성되고, 상기 게이트 전극을 중심으로 상기 NMOS 트랜지스터의 n형 고농도 불순물영역에 비해 이격된 거리를 갖는 p형 고농도 불순물영역이 형성된 PMOS 트랜지스터와; 상기 n형 고농도 불순물영역의 형성 이후 NMOS 트랜지스터 및 PMOS 트랜지스터의 전면을 덮도록 형성되어 상기 p형 고농도 불순물영역 형성 시 상기 PMOS영역에서 이온주입마스크막으로 사용되고, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터를 보호하고 절연시키기 위해 상기 반도체 기판의 전면에 후속에서 형성되는 층간절연막을 통해 상기 게이트 전극 및 소스/드레인영역이 선택적으로 노출되는 콘택홀의 형성 시 상기 NMOS영역 및 PMOS영역에서 식각정지막으로 사용되는 절연막; 및 상기 게이트 전극 및 소스/드레인영역 상의 상기 절연막 및 층간절연막에 형성되는 상기 콘택홀을 통해 전기적으로 연결되는 콘택 플러그를 포함하는 반도체소자이다.
마지막으로, 본 발명의 또 다른 양태는, 소자 분리막에 의해 구분되는 반도체 기판의 PMOS영역에 n형 도전성 불순물을 주입하여 n웰을 형성하는 단계; 상기 반도체 기판 상에 게이트 절연막을 개재하여 도전층을 형성하고, 상기 PMOS영역의 소스/드레인영역 상부의 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극을 형성하는 단계; 상기PMOS영역의 소스/드레인영역에 저농도의 p형 도전성 불순물을 이온주입하여 p형 저농도 불순물영역을 형성하는 단계; 상기 p형 저농도 불순영역이 형성된 상기 반도체 기판상에 제1 절연막을 형성하고, 상기 소스/드레인영역이 일부 노출되도록 등방성 식각하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 반도체 기판의 전면에 소정 두께를 갖는 제2 절연막을 형성하는 단계; 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 상기 제2 절연막을 제2 이온주입마스크로 사용하여 고농도의 p형 도전성 불순물을 이온주입함에 의해 상기 게이트 전극의 양측에서 상기 스페이서 및 상기 제 2 절연막의 두께만큼 이격된 상기 소스/드레인영역에 p형 고농도 불순물영역을 형성하는 단계; 및 상기 결과물 상에 층간절연막을 형성한 후, 콘택홀을 형성하기 위해 상기 층간절연막을 제거할 때 상기 제2 절연막을 식각정지막으로 사용하여 상기 층간절연막을 식각하고, 상기 식각정지막으로 사용된 제2 절연막을 제거시켜 상기 게이트전극 및 소스/드레인영역을 노출시키는 단계를 포함하는 반도체소자의 제조방법이다.
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대해 상세히 설명한다.
도 1 내지 도 7은 본 발명에 따른 일 실시예인 싱글 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도이다. 도 8 내지 도 15는 본 발명에 따른 다른 일 실시예인 듀얼 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도이다.
도 1 내지 도 7은 본 발명에 따른 일 실시예인 싱글 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도로써 이를 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(10)의 필드영역에 PMOS 트랜지스터를 위한 액티브영역(예를들어, PMOS영역)과 NMOS 트랜지스터를 위한 액티브영역(예를들어, NMOS영역)을 전기적으로 절연하기 위한 소자분리막(i)을 형성하고, PMOS 트랜지스터를 위한 액티브영역에 n형 웰을 형성하고, NMOS 트랜지스터를 위한 액티브영역에 p형 웰을 형성한다. 이와 같이 형성된 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12)의 상부에 게이트 도전층(14)을 형성한 후 이를 사진식각공정을 통해 PMOS 트랜지스터의 게이트전극(PG) 및 NMOS 트랜지스터의 게이트전극(NG)으로 각각 형성한다.
도 2를 참조하면, 사진공정을 통해 제1 포토레지스트 패턴(미도시)을 NMOS 트랜지스터의 게이트전극(NG)을 포함한 p형 웰에 형성하고, 이로 인해 PMOS 트랜지스터의 게이트전극(PG)을 포함한 n형 웰이 노출되도록 한다. 그리고, PMOS 트랜지스터의 게이트전극(PG)을 마스크로 하여 소스/드레인영역에 p형 도전성 불순물을 저농도로 이온주입하여 p형 저농도 이온주입층(예를 들어, p형 저농도 불순물영역, LP)을 형성한다. 그리고, 제1 포토레지스트 패턴(미도시)을 제거한 후 제1 포토레지스트 패턴의 형성과 마찬가지로, 제2 포토레지스트 패턴(미도시)을 PMOS 트랜지스터의 게이트전극(PG)을 포함한 n형 웰에 형성하고, 이로 인해 NMOS 트랜지스터의 게이트전극(NG)을 포함한 p형 웰이 노출되도록 한다. 그리고, NMOS 트랜지스터의 게이트전극(NG)을 마스크로 하여 소스/드레인영역에 n형 도전성 불순물을 저농도로 이온주입하여 n형 저농도 이온주입층(예를들어, n형 저농도 불순물영역, LN)을 형성한다.
도 3을 참조하면, 상기 제2 포토레지스트 패턴(미도시)을 제거한 후 상술한 결과물이 형성된 반도체기판(10) 전면에 소정 두께의 제1 절연막을 형성하고, 상기 소스/드레인영역이 일부노출되도록 상기 제1 절연막을 등방성식각하여 각 게이트 전극의 측벽에 제2 스페이서(16b)및 제1 스페이서(16a)를 각각 형성한다.
도 4를 참조하면, 사진공정을 통해 제3 포토레지스트 패턴(PR1)을 PMOS 트랜지스터의 게이트전극(PG) 및 제2 스페이서(16b)를 포함한 n형 웰에 형성하고 이로 인해, NMOS 트랜지스터영역의 소스/드레인영역이 노출되도록 한다. 그리고, NMOS 트랜지스터의 게이트전극(NG) 및 제1 스페이서(16a)를 제1 이온주입마스크로 사용하여 소스/드레인영역에 n형 도전성 불순물을 고농도로 이온주입함에 의해 n형 고농도 이온주입층(예를 들어, n형 고농도 불순물영역, HN)을 형성한다.
도 5를 참조하면, 제3 포토레지스트 패턴(PR1)을 제거한 후 상기 결과물 전면에 SiN 또는 SiON과 같은 제2 절연막(18)을 형성한다. 이 제2 절연막(18)은 이후의 콘택형성 공정시 사용될 식각의 정지막으로써 1000Å정도의 두께로 증착된다.
도 6을 참조하면, 제3 포토레지스트 패턴(PR1)의 형성과 마찬가지로 사진공정을 통해 제4 포토레지스트 패턴(PR2)을 NMOS 트랜지스터의 게이트전극(NG) 및 제1 스페이서(16a)를 포함한 NMOS 트랜지스터영역에 형성하여 PMOS 트랜지스터영역이 노출되도록 한다. 그리고, PMOS 트랜지스터의 게이트전극(PG) 및 제2 스페이서(16b)를 제1 이온주입마스크로 사용하고, 상기 제2 절연막(18)을 제2 이온주입마스크로 사용하여 상기 PMOS 트랜지스터의 소스/드레인영역에 p형 도전성 불순물을 고농도로 이온주입함에 의해 p형 고농도 이온주입층(예를 들어, p형 고농도 불순물영역, HP)을 형성한다. 이때, 상기 제2 절연막(18)은 고농도의 상기 p형 도전성 불순물의 이온주입 시 평탄한 부분에 비해 상기 제2 스페이서(16b)의 인근부분에서 상기 p형 도전성 불순물의 이온주입을 감소시키는 오프셋 스페이서(offset spacer)로 사용될 수 있다. 예컨대, 상기 p형 고농도 이온주입층(HP)은 상기 게이트 전극(14)의 하부에서 상기 제2 스페이서(16b) 및 상기 제2 절연막(18)의 두께만큼 이격되어 상기 소스/드레인영역에 형성되고, 상기 게이트 전극(14)을 중심으로 상기 p형 웰에 형성된 상기 n형 고농도 이온주입층(HN)보다 넓게 이격되어 형성된다. 따라서, 제2 절연막(18)을 제2 이온주입마스크로 사용하여 형성된 p형 고농도 이온주입층(HP)이 상기 게이트전극의 하부에서 종래에 비해 상기 제2 절연막(18)의 두께만큼 이격되도록 형성될 수 있기 때문에 GIDL효과에 의한 누설전류를 감소시킬 수 있다.
도 7을 참조하면, 이어서, 상기 제4 포토레지스트 패턴(PR2)을 제거하고, 상기 결과물 전면에 층간절연막(22)을 형성한 후 사진식각공정을 통해 상기 층간절연막(22) 및 상기 제2 절연막(18)을 제거하여 콘택홀(도시하지 않음)을 형성한다. 이때, 상기 콘택홀형성 공정은 상기 결과물 상에 상기 게이트전극(14) 및 소스/드레인 영역 상부의 상기 층간절연막(22)이 개구된 제5 포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 제5 포토레지스트 패턴을 식각마스크로 사용하고 상기 층간절연막(22)을 식각하는 과정에서 과도한 식각을 방지하기 위해 상기 제2 절연막(18)을 식각방지막으로 사용한다. 이후, 상기 제2 절연막(18)을 제거하여 상기 게이트전극(14) 및 소스/드레인 영역을 노출시키고, 상기 게이트전극(14) 및 소스/드레인 영역이 노출된 상기 반도체 기판(10)의 전면에 도전성 금속층을 형성하고, 화학적 기계적 연마방법을 이용하여 상기 층간절연막(22)이 노출되도록 상기 도전성 금속층이 형성된 반도체 기판(10)을 평탄화함에 의해 상기 소스/드레인 영역과 전기적으로 연결되는 콘택 플러그(C)를 형성함으로써 LDD가 형성된 소스/드레인을 구비한 싱글게이트형 씨모스 트랜지스터 제조방법인 본 공정을 완료한다.
따라서, 본 일 실시예는 PMOS 트랜지스터영역에서 게이트전극(PG) 및 제2 스페이서(16b)를 제1 이온주입마스크로 사용하고, 제2 절연막(18)을 제2 이온주입마스크로 하여 소스/ 드레인 영역에 고농도의 p형 도전성 불순물을 이온주입함에 의해 형성되는 p형 고농도 이온주입층(HP)과, 상기 게이트전극(PG)하부까지의 거리를 종래에 비해 상기 제2 절연막(18)의 두께만큼 이격시킬 수 있기 때문에 게이트 - 드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있다.
도 8 내지 도 15는 본 발명에 따른 일 실시예인 듀얼 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도로써, 이를 참조하여 설명하면 다음과 같다. 도 8 내지 도 11은 상기 도 1 내지 도 4와 동일한 순서로 진행한다. 즉, 반도체 기판(10)에 PMOS 트랜지스터가 형성되는 액티브 영역(예를들어, PMOS영역)과 NMOS 트랜지스터가 형성되는 액티브 영역(예를들어, NMOS영역)을 전기적으로 절연하기 위한 소자분리막(i)을 형성하고, PMOS영역에 n형 웰을 형성하고, NMOS 영역에 p형 웰을 형성한다. 이와 같이 형성된 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고, 그 상부에 게이트도전층(14)을 형성한 후 이를 사진식각공정하면 PMOS 트랜지스터의 게이트전극(PG) 및 NMOS 트랜지스터의 게이트전극(NG)으로 각각 형성한다. 제1 포토레지스트 패턴(미도시)을 NMOS 트랜지스터의 게이트전극(NG)을 포함한 P형 웰에 형성하여 PMOS 트랜지스터의 게이트전극(PG)을 이온주입마스크로 사용하여 소스/드레인 영역에 p형 도전성불순물을 저농도로 이온주입하여 p형 저농도 이온주입층(예를 들어, p형 저농도 불순물영역, LP)을 형성한다. 제2 포토레지스트 패턴(미도시)을 PMOS 트랜지스터의 게이트전극(PG)을 포함한 n형 웰에 형성하여, NMOS 트랜지스터의 게이트전극(NG)을 이온주입마스크로 사용하여 소스/드레인 영역에 n형 도전성 불순물을 저농도로 이온주입하여 n형 저농도 이온주입층(예를 들어, n형 저농도 불순물영역, LN)을 형성한다. 상술한 결과물이 형성된 반도체 기판(10) 전면에 제1 절연막을 형성하고, 상기 소스/드레인영역이 일부노출되도록 상기 제1 절연막을 등방성식각하여 각 게이트 전극의 측벽에 제2 스페이서(16b)및 제1 스페이서(16a)를 각각 형성한다.
이어서, 사진공정을 통해 제3 포토레지스트 패턴(PR1)을 PMOS 트랜지스터의 게이트전극(PG) 및 제2 스페이서(16b)를 포함한 n형 웰에 형성하고 이로 인해, NMOS 트랜지스터영역의 소스/드레인영역이 노출되도록 한다. 그리고, NMOS 트랜지스터의 게이트전극(NG) 및 제1 스페이서(16a)를 제1 이온주입마스크로 사용하여 소스/드레인영역에 n형 도전성 불순물을 고농도로 이온주입함에 의해 n형 고농도 이온주입층(예를 들어, n형 고농도 불순물영역, HN)을 형성한다.
도 12를 참조하면, 제3 포토레지스트 패턴(PR1)을 제거한 후 상기 PMOS 트랜지스터의 게이트전극(PG) 및 NMOS 트랜지스터의 게이트전극(NG)의 상부에 실리사이드막의 형성에 사용되는 금속막(예를 들어 코발트막(cobalt layer,15))을 증착한다. 부가적으로 코발트막(15)을 증착하기 이전에 실리사이드화를 억제하는 자연산화막을 제거하는 공정을 진행할 수도 있다.
도 13을 참조하면, 상기 결과물 전면에 SiON 또는 SiN과 같은 절연물질을 이용하여 캡핑막(Capping, 20)을 형성한다. 이때, 상기 캡핑막(20)은 상기 코발트막(15)을 실리사이데이션하기 위한 캡핑막으로써 1000Å정도의 두께로 증착된다. 또한, 본 발명에서의 캡핑막(20)은 이후에 수행될 PMOS 트랜지스터의 소스/드레인 형성 공정시 제1 이온주입마스크막으로써 사용된다. 캡핑막(20)이 형성된 상기 반도체기판(10)을 열처리하면 상기 코발트막(15)이 실리사이데이션되어 코발트실리사이드막(15a)으로 변화한다. 즉, 열처리를 진행하는 동안 상기 캡핑막(20)은 상기 코발트막 내로 확산하여 실리사이드화 반응이 진행된다.
도 14를 참조하면, 상술한 결과물 상에 상기 제3 포토레지스트 패턴(PR1)의 형성과 마찬가지로 사진공정을 통해 제4 포토레지스트 패턴(PR2)을 NMOS 트랜지스터 영역에 형성하여 PMOS 트랜지스터 영역이 노출되도록 한다. 그리고, PMOS 트랜지스터의 코발트실리사이드막(15a) 및 제2 스페이서(16b)를 제1 이온주입마스크로 사용하고, 상기 캡핑막(20)을 제2 이온주입마스크로 사용하여 상기 PMOS 트랜지스터 영역의 소스/드레인 영역에 p형 도전성 불순물을 고농도로 이온주입하여 p형 고농도 이온주입층(예를 들어, p형 고농도 불순물영역, HP)을 형성한다. 이때, 상기 캡핑막(20)은 고농도의 상기 p형 도전성 불순물의 이온주입 시 평탄한 부분에 비해 상기 제2 스페이서(16b)의 인근부분에서 상기 p형 도전성 불순물의 이온주입을 감소시키는 오프셋 스페이서(offset spacer)로 사용될 수 있다. 예컨대, 상기 p형 고농도 이온주입층(HP)은 상기 게이트 전극(14)의 하부에서 상기 제2 스페이서(16b) 및 상기 캡핑막(20)의 두께만큼 이격되어 상기 소스/드레인영역에 형성되고, 상기 게이트 전극(14)을 중심으로 상기 p형 웰에 형성된 상기 n형 고농도 이온주입층(HN)보다 넓게 이격되어 형성된다. 따라서, 캡핑막(20)을 제2 이온주입마스크로 사용하여 형성된 p형 고농도 이온주입층(HP)이 상기 게이트전극(PG)의 하부에서 종래에 비해 상기 캡핑막(20)의 두께만큼 이격되도록 형성될 수 있기 때문에 GIDL효과에 의한 누설전류를 감소시킬 수 있다.
도 15를 참조하면, 기 제4 포토레지스트 패턴(PR2)을 제거하고, 상기 결과물 전면에 층간절연막(22)을 형성한 후 사진식각공정을 통해 상기 층간절연막(22) 및 상기 캡핑막(20)을 제거하여 콘택홀(도시하지 않음)을 형성한다. 이때, 상기 콘택홀형성 공정은 상기 결과물 상에 상기 소스/드레인 영역이 개구된 제5 포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 제5 포토레지스트 패턴을 식각마스크로 사용하고 상기 층간절연막(22)을 식각하는 과정에서 과도한 식각을 방지하기 위해 상기 캡핑막(20)을 식각방지막으로 사용한다. 이후, 상기 제2 절연막(18)을 제거하여 상기 코발트실리사이드막(15a) 및 소스/드레인 영역을 노출시키고, 상기 코발트실리사이드막(15a) 소스/드레인 영역이 노출된 상기 반도체 기판(10)의 전면에 도전성 금속층을 형성하고, 화학적 기계적 연마방법을 이용하여 상기 층간절연막(22)이 노출되도록 상기 도전성 금속층이 형성된 반도체 기판(10)을 평탄화함에 의해 상기 소스/드레인 영역과 전기적으로 연결되는 콘택 플러그(C)를 형성함으로써 LDD가 형성된 소스/드레인을 구비한 싱글게이트형 씨모스 트랜지스터 제조방법인 본 공정을 완료한다.
따라서, 본 일 실시예는 PMOS 트랜지스터영역에서 게이트전극(PG) 및 제2 스페이서(16b)를 제1 이온주입마스크로 사용하고, 캡핑막(20)을 제2 이온주입마스크로 하여 소스/ 드레인 영역에 고농도의 p형 도전성 불순물을 이온주입함에 의해 형성되는 p형 고농도 이온주입층(HP)과, 상기 게이트전극(PG)하부까지의 거리를 종래에 비해 상기 상기 캡핑막(20)의 두께만큼 이격시킬 수 있기 때문에 게이트 - 드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, PMOS 트랜지스터영역에서 게이트전극 및 제2 스페이서를 제1 이온주입마스크로 사용하고, 소스/드레인영역을 노출시키는 콘택홀의 형성 시 식각방지막으로 사용되는 제2 절연막을 제2 이온주입마스크로 하여 소스/ 드레인 영역에 고농도의 p형 도전성 불순물을 이온주입함에 의해 형성되는 p형 고농도 이온주입층과, 상기 게이트전극 하부까지의 거리를 종래에 비해 상기 제2 절연막의 두께만큼 이격시킬 수 있기 때문에 게이트 - 드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있고, 콘택홀 형성공정을 용이하게 수행토록 할 수 있는 효과가 있다.
또, 본 발명은 PMOS 트랜지스터영역에서 게이트전극 및 제2 스페이서를 제1 이온주입마스크로 사용하고, 소스/드레인영역을 노출시키는 콘택홀의 형성 시 식각방지막으로 사용되는 캡핑막을 제2 이온주입마스크로 하여 소스/ 드레인 영역에 고농도의 p형 도전성 불순물을 이온주입함에 의해 형성되는 p형 고농도 이온주입층과, 상기 게이트전극하부까지의 거리를 종래에 비해 상기 상기 캡핑막의 두께만큼 이격시킬 수 있기 때문에 게이트 - 드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있고, 콘택홀 형성공정을 용이하게 수행토록 할 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 7은 본 발명에 따른 일 실시예인 반도체소자 및 이를 제조하는 방법을 순차적으로 도시한 공정순서도,
도 8 내지 도 15는 본 발명에 따른 또 다른 일 실시예인 반도체소자 및 이를 제조하는 방법을 순차적으로 도시한 공정순서도.

Claims (13)

  1. 소자 분리막에 의해 구분되는 반도체 기판의 PMOS영역 및 NMOS영역에 서로 다른 도전성을 갖는 복수의 도전성 불순물을 각각 이온주입하여 n웰 및 p웰을 형성하는 단계;
    상기 n웰 및 p웰이 형성된 상기 반도체 기판 상에 게이트 절연막을 개재하여 도전층을 형성하고, 상기 PMOS영역 및 NMOS영역의 소스/드레인영역이 노출되도록 상기 도전층 및 게이트 절연막을 제거하여 복수개의 게이트 전극을 형성하는 단계;
    상기PMOS영역 및 NMOS영역의 소스/드레인영역을 선택적으로 노출시키면서 상기 복수의 도전성 불순물을 이온주입하여 상기 소스/드레인영역에 상기 n웰 또는 p웰에 서로 배타적인 p형 또는 n형 저농도 불순물영역을 형성하는 단계;
    상기 p형 또는 n형 저농도 불순물영역이 형성된 상기 반도체 기판상에 제1 절연막을 형성하고, 상기 소스/드레인영역이 일부 노출되도록 등방성 식각하여 상기 PMOS영역 및 NMOS영역 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 PMOS영역에 포토레지스트를 형성하여 상기 NMOS영역을 선택적으로 노출시키고, 상기 NMOS영역의 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 고농도의 n형 도전성 불순물을 이온주입하여 상기 NMOS영역의 소스/드레인영역에 n형 고농도 불순물영역을 형성하는 단계;
    상기 반도체 기판의 전면에 소정 두께를 갖는 제2 절연막을 형성하는 단계;
    상기 NMOS영역에 포토레지스트를 형성하여 상기 PMOS영역을 선택적으로 노출시키고, 상기 PMOS영역의 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 상기 제2 절연막을 제2 이온주입마스크로 사용하여 고농도의 p형 도전성 불순물을 이온주입함에 의해 상기 게이트 전극의 양측에서 상기 스페이서 및 상기 제 2 절연막의 두께만큼 이격된 상기 PMOS영역의 소스/드레인영역에 p형 고농도 불순물영역을 형성하는 단계; 및
    상기 결과물 상에 층간절연막을 형성한 후, 콘택홀을 형성하기 위해 상기 층간절연막을 제거할 때 상기 제2 절연막을 식각정지막으로 사용하여 상기 층간절연막을 식각하고, 상기 식각정지막으로 사용된 제2 절연막을 제거시켜 상기 NMOS영역 및 PMOS영역의 상기 게이트전극 및 소스/드레인영역을 노출시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
  2. (삭제)
  3. 제1 항에 있어서, 상기 제2 절연막은
    1000Å이상 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. (삭제)
  5. (삭제)
  6. 소자 분리막에 의해 구분되는 반도체 기판의 PMOS영역 및 NMOS영역에 서로 다른 도전성을 갖는 복수의 도전성 불순물을 각각 이온주입하여 n웰 및 p웰을 형성하는 단계;
    상기 n웰 및 p웰이 형성된 상기 반도체 기판 상에 게이트 절연막을 개재하여 도전층을 형성하고, 상기 PMOS영역 및 NMOS영역의 소스/드레인영역 상의 상기 도전층 및 게이트 절연막을 제거하여 복수개의 게이트 전극을 형성하는 단계;
    상기PMOS영역 및 NMOS영역의 소스/드레인영역을 선택적으로 노출시키면서 상기 복수의 도전성 불순물을 이온주입하여 상기 소스/드레인영역에 상기 n웰 또는 p웰에 서로 배타적인 p형 또는 n형 저농도 불순물영역을 형성하는 단계;
    상기 p형 또는 n형 저농도 불순물영역이 형성된 상기 반도체 기판상에 제1 절연막을 형성하고, 상기 소스/드레인영역이 노출되도록 등방성 식각하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 PMOS영역에 포토레지스트를 형성하여 상기 NMOS영역을 선택적으로 노출시키고, 상기 NMOS영역의 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 고농도의 n형 도전성 불순물을 이온주입하여 상기 NMOS영역의 소스/드레인영역에 n형 고농도 불순물영역을 형성하는 단계;
    반도체 기판의 게이트 전극상부에 선택적으로 금속막을 형성하고, 상기 결과물 전면에 캡핑막을 형성하고, 실리사이데이션공정을 수행하여 소정두께의 금속실리사이드막을 상기 게이트 전극상부에 형성하는 단계;
    상기 NMOS영역에 포토레지스트를 형성하여 상기 PMOS영역을 선택적으로 노출시키고, 상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 상기 캡핑막을 제2 이온주입마스크로 사용하여 고농도의 p형 도전성 불순물을 이온주입함에 의해 상기 게이트 전극의 양측에서 상기 스페이서 및 상기 캡핑막의 두께만큼 이격된 상기 PMOS영역의 소스/드레인영역에 p형 고농도 불순물영역을 형성하는 단계; 및
    상기 결과물 상에 층간절연막을 형성한 후, 콘택홀을 형성하기 위해 상기 층간절연막을 제거할 때 상기 캡핑막을 식각정지막으로 사용하여 상기 층간절연막을 식각하고, 상기 식각정지막으로 사용된 제2 절연막을 제거시켜 상기 금속 실리사이드막 및 소스/드레인영역을 노출시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
  7. (삭제)
  8. 제5 항에 있어서, 상기 금속막은
    코발트(cobalt)로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제5 항에 있어서, 상기 캡핑막은
    1000Å이상 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 소정의 도전성을 지닌 반도체기판과;
    상기 반도체 기판의 NMOS영역 상에 게이트 산화막을 개재하여 형성된 게이트전극과, 상기 게이트전극의 측벽에 형성된 스페이서와, 상기 게이트전극 양측의 소스/드레인영역에 형성된 n형 저농도 불순물영역과, 상기 게이트전극 하부에서 상기 스페이서의 두께만큼 이격되어 상기 소스/드레인영역에 n형 고농도 불순물영역이 형성된 NMOS 트랜지스터와;
    상기 반도체기판의 PMOS영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트전극과, 상기 게이트전극의 측벽에 형성된 스페이서와, 상기 게이트전극 양측의 소스/드레인영역에 형성된 p형 저농도 불순물영역과, 상기 게이트 전극 하부에서 상기 스페이서의 두께보다 이격되어 상기 소스/드레인영역에 형성되고, 상기 게이트 전극을 중심으로 상기 NMOS 트랜지스터의 n형 고농도 불순물영역에 비해 이격된 거리를 갖는 p형 고농도 불순물영역이 형성된 PMOS 트랜지스터와;
    상기 n형 고농도 불순물영역의 형성 이후 NMOS 트랜지스터 및 PMOS 트랜지스터의 전면을 덮도록 형성되어 상기 p형 고농도 불순물영역 형성 시 상기 PMOS영역에서 이온주입마스크막으로 사용되고, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터를 보호하고 절연시키기 위해 상기 반도체 기판의 전면에 후속에서 형성되는 층간절연막을 통해 상기 게이트 전극 및 소스/드레인영역이 선택적으로 노출되는 콘택홀의 형성 시 상기 NMOS영역 및 PMOS영역에서 식각정지막으로 사용되는 절연막; 및
    기 게이트 전극 및 소스/드레인영역 상의 상기 절연막 및 층간절연막에 형성되는 상기 콘택홀을 통해 전기적으로 연결되는 콘택 플러그를 포함함을 특징으로 하는 반도체소자.
  11. (삭제)
  12. 소자 분리막에 의해 구분되는 반도체 기판의 PMOS영역에 n형 도전성 불순물을 주입하여 n웰을 형성하는 단계;
    상기 반도체 기판 상에 게이트 절연막을 개재하여 도전층을 형성하고, 상기 PMOS영역의 소스/드레인영역 상부의 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극을 형성하는 단계;
    상기PMOS영역의 소스/드레인영역에 저농도의 p형 도전성 불순물을 이온주입하여 p형 저농도 불순물영역을 형성하는 단계;
    상기 p형 저농도 불순영역이 형성된 상기 반도체 기판상에 제1 절연막을 형성하고, 상기 소스/드레인영역이 일부 노출되도록 등방성 식각하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 반도체 기판의 전면에 소정 두께를 갖는 제2 절연막을 형성하는 단계;
    상기 게이트 전극 및 스페이서를 제1 이온주입마스크로 사용하고, 상기 제2 절연막을 제2 이온주입마스크로 사용하여 고농도의 p형 도전성 불순물을 이온주입함에 의해 상기 게이트 전극의 양측에서 상기 스페이서 및 상기 제 2 절연막의 두께만큼 이격된 상기 소스/드레인영역에 p형 고농도 불순물영역을 형성하는 단계; 및
    상기 결과물 상에 층간절연막을 형성한 후, 콘택홀을 형성하기 위해 상기 층간절연막을 제거할 때 상기 제2 절연막을 식각정지막으로 사용하여 상기 층간절연막을 식각하고, 상기 식각정지막으로 사용된 제2 절연막을 제거시켜 상기 게이트전극 및 소스/드레인영역을 노출시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
  13. (삭제)
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