KR20040021722A - 반도체소자 및 이를 제조하는 방법 - Google Patents

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Abstract

본 발명은 반도체소자 및 이를 제조하는 방법에 관한 것으로, 본 발명은 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 n 웰에 주입된 PMOS 트랜지스터영역과; 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이, 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 p 웰에 주입된 NMOS 트랜지스터영역;을 구비한 반도체기판에 있어서: 상기 반도체기판 전면에 형성되는 절연막을 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입층을 형성하는 단계를 구비하고 있다.

Description

반도체소자 및 이를 제조하는 방법{Devices and Method of manufacturing semiconductor}
본 발명은 반도체소자의 및 이를 제조하는 방법에 관한 것으로, 보다 상세하게는 씨모스 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 모스 트랜지스터의 채널 길이는 점점 짧아지고 있다. 모스 트랜지스터의 채널길이가 짧아지면 모스 트랜지스터의 게이트에 문턱전압보다 낮은 전압이 인가될지라도 누설전류가 흐르는 문제점이 발생한다. 따라서, 모스 트랜지스터로 구성된 반도체소자의 대기전류(stand-by current)가 증가하여 전력소모를 증가시킨다. 이에 따라, 모스 트랜지스터의 짧은 채널효과(short channel effect)를 해결하기 위한 여러 가지의 방안이 제시되어 왔다. 모스 트랜지스터의 짧은 채널효과를 해결하기 위한 방법으로는 게이트 절연층의 두께를 감소시키는 방법 및 채널 농도를 증가시키는 방법 등이 잘 알려져 있다. 그러나, 상기한 방법들은 모스 트랜지스터의 문턱전압의 변화를 초래하여 게이트 절연층의 두께 및 채널 농도를 최적화시키기가 어렵다. 이에 따라, 미국특허공보 제4,949,136호에 기재된 "Submicron lightly doped field effect transistors"를 선행기술로 하여 얕은 드레인/소스 영역(Lightly doped drain/source : LDD)을 형성하여 짧은 채널효과를 해결하고자 하는 노력이 점점 활발해지고 있다.
그러나 종래의 LDD 구조를 갖는 모스트랜지스터는 점점 소스/드레인과 게이트간의 오버랩되는 면적이 증가하기 때문에 오버랩 커패시턴스도 증가하게 되고, 이로 인해 모스 트랜지스터가 오프된 상태에서 드레인영역과 이와 인접한 채널 영역 사이에 터널링 전류가 발생하는 GIDL(Gate induced drain leakage)효과에 의해 누설전류가 발생하는 데, 이 누설전류에 의해 PMOS 트랜지스터의 오동작 등과 같은 문제점이 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 개선된 반도체소자 및 이를 제조하는 방법을 제공함에 있다.
또, 본 발명의 목적은 GIDL(Gate induced drain leakage) 효과에 의한 누설전류가 발생하는 것을 방지할 수 있는 반도체소자 및 이를 제조하는 방법을 제공함에 있다.
도 1 내지 도 7은 본 발명에 따른 일 실시예인 반도체소자 및 이를 제조하는 방법을 순차적으로 도시한 공정순서도,
도 8 내지 도 15는 본 발명에 따른 또 다른 일 실시예인 반도체소자 및 이를 제조하는 방법을 순차적으로 도시한 공정순서도.
상기 목적을 달성하기 위하여 본 발명에서는, PMOS 트랜지스터영역과, NMOS 트랜지스터영역과, 상기 PMOS 트랜지스터영역에 형성된 PMOS트랜지스터의 게이트패턴 및 상기 NMOS 트랜지스터영역에 형성된 NMOS트랜지스터의 게이트패턴과, 상기 PMOS 트랜지스터의 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 n 웰과, 상기 PMOS 트랜지스터의 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입된 층 및 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 p 웰이 구비된, 반도체기판의 전면에 제1 절연막을 형성하는 단계; 상기 NMOS 트랜지스터의 게이트패턴 및 게이트 스페이서를 포함한 P형 웰에 포토레지스트 패턴을 형성하여 PMOS 트랜지스터의 게이트 패턴 및 제2 게이트 스페이서 상부에 형성된 상기 제1 절연막을 마스크로 하여 P형 웰에 고농도의 소스/ 드레인을 위한 이온을 주입하는 단계; 및 상기 결과물 상에 층간절연막을 형성하고 콘택을 형성하는 단계로 이루어진다.
상기 제1 절연막은 이후의 콘택 형성 공정시 사용될 식각정지막으로, PMOS 트랜지스터의 소스/드레인 형성 공정시 마스크로도 사용되는 막질이고, 상기 제1 절연막은 1000Å이상 증착하고, 상기 제1 절연막은 SiN 및 SiON 중 어느 하나를 사용하는 것이 바람직하다.
본 발명은 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 n 웰에 주입된 PMOS 트랜지스터영역과; 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이, 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 p 웰에 주입된 NMOS 트랜지스터영역;을 구비한 반도체기판에 있어서: 상기 반도체기판 전면에 형성되는 절연막을 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입된 층을 형성하는 것이 다.
본 발명은 PMOS 트랜지스터영역과, NMOS 트랜지스터영역과, 상기 PMOS 트랜지스터영역에 형성된 PMOS트랜지스터의 게이트패턴 및 상기 NMOS 트랜지스터영역에 형성된 NMOS트랜지스터의 게이트패턴과, 상기 PMOS 트랜지스터의 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 n 웰과, 상기 PMOS 트랜지스터의 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입된 층 및 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 p 웰이 구비된, 반도체기판의 상기 PMOS 트랜지스터의 게이트패턴 및 NMOS 트랜지스터의 게이트패턴의 상부에 금속막을 형성하고, 상기 결과물 전면에 캡핑막을 형성하여 실리사이데이션공정을 진행함으로써 실리사이드막을 형성하는 단계; 상기 NMOS 트랜지스터의 게이트패턴 및 제2 게이트 스페이서를 포함한 P형 웰에 제2 포토레지스트 패턴을 형성하여 PMOS 트랜지스터의 게이트 패턴 및 제2 게이트 스페이서 상부에 형성된 상기캡핑막을 마스크로 하여 P형 웰에 고농도의 소스/ 드레인을 위한 이온을 주입하는 단계; 및 상기 결과물 상에 층간절연막을 형성하고 콘택을 형성하는 단계로 이루어진다.
상기 캡핑막은 SiN 및 SiON 중 어느 하나를 사용하고, 상기 금속막은 코발트(cobalt)로 형성하고, 1000Å이상 증착하는 것이 바람직하다.
또, 본 발명은 소정의 도전성을 지닌 반도체기판과; 상기 반도체 기판의 PMOS 트랜지스터 영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트패턴과, 상기 게이트 패턴 양측의 반도체 기판 내에 형성된 저농도의 소스/드레인을 위한 이온주입층과, 상기 게이트 패턴과는 어느 정도의 거리를 갖도록 형성된 고농도의 소스/드레인을 위한 이온주입층을 구비한 PMOS 트랜지스터와; 상기 반도체 기판의 NMOS 트랜지스터 영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트패턴과, 상기 게이트 패턴 양측의 반도체 기판 내에 형성된 저농도의 소스/드레인을 위한 이온주입층과, 상기 게이트 패턴과는 다소 가까운 거리를 갖는 고농도의 소스/드레인을 위한 이온주입층을 구비한 NMOS 트랜지스터로 이루어진다.
또, 본 발명은 PMOS 트랜지스터영역과, 상기 PMOS 트랜지스터영역에 형성된 PMOS트랜지스터의 게이트패턴과, 상기 PMOS 트랜지스터의 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 n 웰이 구비된, 반도체기판의 전면에 제1 절연막을 형성하는 단계; 상기 PMOS 트랜지스터의 게이트 패턴 및 제2 게이트 스페이서 상부에 형성된 제1 절연막을 마스크로 하여 P형 웰에 고농도의 소스/ 드레인을 위한 이온을 주입하는 단계; 및 상기 결과물 상에 층간절연막을 형성하고 콘택을 형성하는 단계로 이루어진다.
또, 본 발명은 소정의 도전성을 지닌 반도체기판과; 상기 반도체 기판의 PMOS 트랜지스터 영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트패턴과, 상기 게이트 패턴 양측의 반도체 기판 내에 형성된 저농도의 소스/드레인을 위한 이온주입층과, 상기 게이트 패턴과는 어느 정도의 거리를 갖도록 형성된 고농도의 소스/드레인을 위한 이온주입층을 구비한 PMOS 트랜지스터로 이루어진다.
또, 본 발명은 게이트패턴을 마스크로 하여 저농도의 소스/드레인을 형성하고, 상기 게이트 패턴의 양측벽에 게이트 스페이서가 형성된 반도체기판 전면에 절연막을 형성하여 이를 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입되는 것을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대해 상세히 설명한다.
도 1 내지 도 7은 본 발명에 따른 일 실시예인 싱글 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도이다. 도 8 내지 도 15는 본 발명에 따른 다른 일 실시예인 듀얼 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도이다.
도 1 내지 도 7은 본 발명에 따른 일 실시예인 싱글 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도로써 이를 참조하여 설명하면 다음과 같다.
도 1을 참조하면, P형 반도체 기판(10)의 필드영역에 PMOS 트랜지스터를 위한 액티브영역과 NMOS 트랜지스터를 위한 액티브영역을 전기적으로 절연하기 위한 아이솔레이션층(i)을 형성하고, PMOS 트랜지스터를 위한 액티브영역에 N형 웰을 형성하고, NMOS 트랜지스터를 위한 액티브영역에 P형 웰을 형성한다. 이와 같이 형성된 P형 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12)의 상부에 게이트 도전층(14)을 형성한 후 이를 사진식각공정을 통해 PMOS 트랜지스터의 게이트패턴(PG) 및 NMOS 트랜지스터의 게이트패턴(NG)으로 각각 형성한다.
도 2를 참조하면, 사진공정을 통해 제1 포토레지스트 패턴(미도시)을 NMOS 트랜지스터의 게이트패턴(NG)을 포함한 P형 웰에 형성하고, 이로 인해 PMOS 트랜지스터의 게이트패턴(PG)을 포함한 N형 웰이 노출되도록 한다. 그리고, PMOS 트랜지스터의 게이트패턴(PG)을 마스크로 하여 N형 웰에 저농도로 이온주입하여 저농도의 소스/드레인을 위한 이온주입층(LP)을 각각 형성한다. 그리고, 제1 포토레지스트 패턴(미도시)을 제거한 후 제1 포토레지스트 패턴의 형성과 마찬가지로, 제2 포토레지스트 패턴(미도시)을 PMOS 트랜지스터의 게이트패턴(PG)을 포함한 N형 웰에 형성하고, 이로 인해 NMOS 트랜지스터의 게이트패턴(NG)을 포함한 P형 웰이 노출되도록 한다. 그리고, NMOS 트랜지스터의 게이트패턴(NG)을 마스크로 하여 P형 웰에 저농도로 이온주입하여 저농도의 소스/ 드레인을 위한 이온주입층(LN)을 형성한다.
도 3을 참조하면, 상기 제2 포토레지스트 패턴(미도시)을 제거한 후 상술한 결과물이 형성된 P 형 반도체기판(10) 전면에 제1 절연막을 형성하고, 이를 사진식각하여 PMOS 트랜지스터의 게이트 패턴(PG) 및 NMOS 트랜지스터의 게이트패턴(NG)의 양측벽에 제2 게이트 스페이서(16b)및 제1 게이트 스페이서(16a)를 각각 형성한다.
도 4를 참조하면, 사진공정을 통해 제3 포토레지스트 패턴(PR1)을 PMOS 트랜지스터의 게이트패턴(PG) 및 제2 게이트 스페이서(16b)를 포함한 N형 웰에 형성하고 이로 인해, NMOS 트랜지스터의 게이트패턴(NG)을 포함한 P형 웰이 노출되도록 한다. 그리고, NMOS 트랜지스터의 게이트패턴(NG) 및 제1 게이트 스페이서(16a)를 마스크로 하여 N형 웰에 고농도로 이온주입하여 고농도의 소스/드레인을 위한 이온주입층(HN)을 형성한다.
도 5를 참조하면, 제3 포토레지스트 패턴(PR1)을 제거한 후 상기 결과물 전면에 SiN 또는 SiON과 같은 제2 절연막(18)을 형성한다. 이 제2 절연막(18)은 이후의 콘택형성 공정시 사용될 식각의 정지막으로써 1000Å정도의 두께로 증착된다. 또, 본 발명에서의 제2 절연막(18)은 이후에 수행될 PMOS 트랜지스터의 소스/드레인 형성 공정시 마스크로써 사용되는 막질이다.
도 6을 참조하면, 제3 포토레지스트 패턴(PR1)의 형성과 마찬가지로 사진공정을 통해 제4 포토레지스트 패턴(PR2)을 NMOS 트랜지스터의 게이트패턴(NG) 및 제1 게이트 스페이서(16a)를 포함한 P형 웰에 형성하여 PMOS 트랜지스터의 게이트패턴(PG) 및 제2 게이트 스페이서(16b)를 포함한 N형 웰이 노출되도록 한다. 그리고, PMOS 트랜지스터의 게이트 패턴(PG) 및 제2 게이트 스페이서(16b) 상부에 형성된 제2 절연막(18)을 마스크로 하여 P형 웰에 고농도로 이온주입함으로써 고농도의 소스/ 드레인을 위한 이온주입층(HP)을 형성한다. 따라서, 제2 절연막(18)을 마스크로 하여 형성된 고농도의 소스/드레인을 위한 이온주입층(HP)이 상기 PMOS 트랜지스터의 실질적인 소스/드레인이 되기 때문에 게이트-드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류를 감소시킬 수 있다.
도 7을 참조하면, 이어서, 상기 제4 포토레지스트 패턴(PR2)을 제거하고, 상기 결과물 전면에 층간절연막을 형성한 후 사진식각공정을 통해 콘택플러그를 형성하고 이 콘택플러그를 갭필하여 콘택을 형성함으로써 LDD가 형성된 소스/드레인을 구비한 싱글게이트형 씨모스 트랜지스터 제조방법인 본 공정을 완료한다.
따라서, 본 일 실시예는 제2 절연막을 마스크로 하여 고농도의 소스/ 드레인을 위한 이온주입층(HP)을 형성하게 되면, 이 이온주입층(HP)이 PMOS 트랜지스터의 실질적인 소스/드레인이 되기 때문에 게이트 - 드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있는 효과가 있다.
도 8 내지 도 15는 본 발명에 따른 일 실시예인 듀얼 게이트형 반도체소자 및 이를 제조하는 방법을 도시한 공정순서도로써, 이를 참조하여 설명하면 다음과 같다. 도 8 내지 도 11은 상기 도 1 내지 도 4와 동일한 순서로 진행한다. 즉, P형 반도체 기판에 PMOS 트랜지스터영역과 NMOS 트랜지스터영역을 전기적으로 절연하기 위한 아이솔레이션층(i)을 형성하고, PMOS 트랜지스터영역에 N형 웰을 형성하고, NMOS 트랜지스터영역에 P형 웰을 형성한다. 이와 같이 형성된 P형 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고, 그 상부에 게이트도전층(14)을 형성한 후 이를 사진식각공정하면 PMOS 트랜지스터의 게이트패턴(PG) 및 NMOS 트랜지스터의 게이트패턴(NG)으로 각각 형성한다. 제1 포토레지스트 패턴(미도시)을 NMOS 트랜지스터의 게이트패턴(NG)을 포함한 P형 웰에 형성하여 PMOS 트랜지스터의게이트패턴(PG)을 마스크로 하여 N형 웰에 저농도로 이온주입하여 저농도의 소스/드레인을 위한 이온주입층(LP)을 각각 형성한다. 제2 포토레지스트 패턴(미도시)을 PMOS 트랜지스터의 게이트패턴(PG)을 포함한 N형 웰에 형성하여, NMOS 트랜지스터의 게이트패턴을 마스크로 하여 P형 웰에 저농도로 이온주입하여 저농도의 소스/ 드레인을 위한 이온주입층(LN)을 형성한다. 상술한 결과물이 형성된 P 형 반도체기판(10) 전면에 제1 절연막을 형성하고, 이를 사진식각하여 PMOS 트랜지스터의 게이트 패턴(PG) 및 NMOS 트랜지스터의 게이트패턴(NG)의 양측벽에 제2 게이트 스페이서(16b)및 제1 게이트 스페이서(16a)를 각각 형성한다.
이어서, 사진공정을 통해 제3 포토레지스트 패턴(PR1)을 PMOS 트랜지스터의 게이트패턴(PG) 및 제2 게이트 스페이서(16b)를 포함한 N형 웰에 형성하고 이로 인해, NMOS 트랜지스터의 게이트패턴(NG)을 포함한 P형 웰이 노출되도록 한다. 그리고, NMOS 트랜지스터의 게이트패턴(NG) 및 제1 게이트 스페이서(16a)를 마스크로 하여 P 웰에 고농도로 이온주입하여 고농도의 소스/드레인을 위한 이온주입층(HN)을 형성한다.
도 12를 참조하면, 제3 포토레지스트 패턴(PR1)을 제거한 후 상기 PMOS 트랜지스터의 게이트 패턴(PG) 및 NMOS 트랜지스터의 게이트 패턴(NG)의 상부에 실리사이드막 형성에 사용되는 금속막 예를 들어 코발트막(cobalt layer,15)을 증착한다. 부가적으로 코발트막(15)을 증착하기 이전에 실리사이드화를 억제하는 자연산화막을 제거하는 공정을 진행할 수도 있다.
도 13을 참조하면, 상기 결과물 전면에 캡핑막(Capping, 20)으로 SiON 또는SiN과 같은 물질을 형성한다. 이는 상기 코발트막(15)의 실리사이데이션을 위한 캡핑막으로써 1000Å정도의 두께로 증착된다. 또, 본 발명에서의 캡핑막(20)은 이후에 수행될 PMOS 트랜지스터의 소스/드레인 형성 공정시 마스크로써 사용되는 막질이다. 캡핑막(20)을 증착한 후 코발트막(15)을 열처리하여 실리사이데이션하면 실리사이드막(15b)을 형성한다. 즉, 열처리를 진행하는 동안 상기 캡핑막(20)은 상기 코발트막 내로 확산하여 실리사이드화 반응을 진행한다.
도 14를 참조하면, 상술한 결과물 상에 상기 제3 포토레지스트 패턴(PR1)의 형성과 마찬가지로 사진공정을 통해 제4 포토레지스트 패턴(PR2)을 NMOS 트랜지스터의 게이트패턴(NG) 및 제1 게이트 스페이서(16a)를 포함한 P형 웰에 형성하여 PMOS 트랜지스터의 게이트패턴(PG)을 포함한 N형 웰이 노출되도록 한다. 그리고, PMOS 트랜지스터의 게이트 패턴(PG) 및 제2 게이트 스페이서(16b) 상부에 형성된 캡핑막(20)을 마스크로 하여 P형 웰에 고농도로 이온주입함으로써 고농도의 소스/ 드레인을 위한 이온주입층(HP)을 형성한다. 따라서, 캡핑막(20)을 마스크로 하여 형성된 고농도의 소스 /드레인을 위한 이온주입층(HP)은 PMOS 트랜지스터의 실질적인 소스/드레인이 되기 때문에 게이트 - 드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있다.
도 15를 참조하면, 상기 제4 포토레지스트 패턴(PR2)을 제거하고, 상기 결과물 전면에 층간절연막(22)을 형성한 후 사진식각공정을 통해 콘택플러그를 형성하고 이 콘택플러그를 갭필하여 콘택(C)을 형성함으로써 LDD가 형성된 소스/드레인을 구비한 듀얼 게이트형 씨모스 트랜지스터 제조방법인 본 공정을 완료한다.
따라서, 본 일 실시예는 캡핑막을 마스크로 하여 고농도의 소스/ 드레인을 위한 이온주입층(HP)을 형성하게 되면, 이 이온주입층(HP)이 PMOS 트랜지스터의 실질적인 소스/드레인이 되기 때문에 게이트 - 드레인간의 오버랩은 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있는 효과가 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 콘택형성시 식각정지막으로 사용되는 제2 절연막을 마스크로 하여 PMOS트랜지스터의 고농도의 소스/ 드레인을 위한 이온주입층을 형성하게 되면, 이 이온주입층이 PMOS 트랜지스터의 실질적인 소스/드레인이 되기 때문에 게이트-드레인 간의 오버랩이 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있는 효과가 있다.
또, 본 발명은 금속막의 실리사이데이션공정을 위한 캡핑막을 마스크로 하여 PMOS트랜지스터의 고농도의 소스/ 드레인을 위한 이온주입층을 형성하게 되면, 이 이온주입층이 PMOS 트랜지스터의 실질적인 소스/드레인이 되기 때문에 게이트-드레인 간의 오버랩이 감소되고, 이로 인해 GIDL효과에 의한 누설전류가 감소될 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수있음을 이해할 수 있을 것이다.

Claims (13)

  1. PMOS 트랜지스터영역과, NMOS 트랜지스터영역과, 상기 PMOS 트랜지스터영역에 형성된 PMOS트랜지스터의 게이트패턴 및 상기 NMOS 트랜지스터영역에 형성된 NMOS트랜지스터의 게이트패턴과, 상기 PMOS 트랜지스터의 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 n 웰과, 상기 PMOS 트랜지스터의 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입된 층 및 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 p 웰이 구비된, 반도체기판의 전면에 제1 절연막을 형성하는 단계;
    상기 NMOS 트랜지스터의 게이트패턴 및 게이트 스페이서를 포함한 P형 웰에 포토레지스트 패턴을 형성하여 PMOS 트랜지스터의 게이트 패턴 및 제2 게이트 스페이서 상부에 형성된 상기 제1 절연막을 마스크로 하여 P형 웰에 고농도의 소스/ 드레인을 위한 이온을 주입하는 단계; 및
    상기 결과물 상에 층간절연막을 형성하고 콘택을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제1 항에 있어서, 상기 제1 절연막은
    이후의 콘택 형성 공정시 사용될 식각정지막으로, PMOS 트랜지스터의 소스/드레인 형성 공정시 마스크로도 사용되는 막질인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1 항에 있어서, 상기 제1 절연막은
    1000Å이상 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1 항에 있어서, 상기 제1 절연막은
    SiN 및 SiON 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 n 웰에 주입된 PMOS 트랜지스터영역과; 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이, 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 p 웰에 주입된 NMOS 트랜지스터영역;을 구비한 반도체기판에 있어서:
    상기 반도체기판 전면에 형성되는 절연막을 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입된 층을 형성하는 것이 구비된 것을 특징으로 하는 반도체소자의 제조방법.
  6. PMOS 트랜지스터영역과, NMOS 트랜지스터영역과, 상기 PMOS 트랜지스터영역에 형성된 PMOS트랜지스터의 게이트패턴 및 상기 NMOS 트랜지스터영역에 형성된 NMOS트랜지스터의 게이트패턴과, 상기 PMOS 트랜지스터의 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 n 웰과, 상기 PMOS 트랜지스터의 게이트패턴 및 그 양측벽에 형성된 게이트 스페이서를 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입된 층 및 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 p 웰이 구비된, 반도체기판의 상기 PMOS 트랜지스터의 게이트패턴 및 NMOS 트랜지스터의 게이트패턴의 상부에 금속막을 형성하고, 상기 결과물 전면에 캡핑막을 형성하여 실리사이데이션공정을 진행함으로써 실리사이드막을 형성하는 단계;
    상기 NMOS 트랜지스터의 게이트패턴 및 제2 게이트 스페이서를 포함한 P형 웰에 제2 포토레지스트 패턴을 형성하여 PMOS 트랜지스터의 게이트 패턴 및 제2 게이트 스페이서 상부에 형성된 상기 캡핑막을 마스크로 하여 P형 웰에 고농도의 소스/ 드레인을 위한 이온을 주입하는 단계; 및
    상기 결과물 상에 층간절연막을 형성하고 콘택을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제5 항에 있어서, 상기 캡핑막은
    SiN 및 SiON 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제5 항에 있어서, 상기 금속막은
    코발트(cobalt)로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제5 항에 있어서, 상기 캡핑막은
    1000Å이상 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 소정의 도전성을 지닌 반도체기판과;
    상기 반도체 기판의 PMOS 트랜지스터 영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트패턴과, 상기 게이트 패턴 양측의 반도체 기판 내에 형성된 저농도의 소스/드레인을 위한 이온주입층과, 상기 게이트 패턴과는 어느 정도의 거리를 갖도록 형성된 고농도의 소스/드레인을 위한 이온주입층을 구비한 PMOS 트랜지스터와;
    상기 반도체 기판의 NMOS 트랜지스터 영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트패턴과, 상기 게이트 패턴 양측의 반도체 기판 내에 형성된 저농도의 소스/드레인을 위한 이온주입층과, 상기 게이트 패턴과는 다소 가까운 거리를 갖는 고농도의 소스/드레인을 위한 이온주입층을 구비한 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 반도체소자.
  11. 소정의 도전성을 지닌 반도체기판과;
    상기 반도체 기판의 PMOS 트랜지스터 영역 상에 게이트 산화막 및 게이트 도전층으로 형성된 게이트패턴과, 상기 게이트 패턴 양측의 반도체 기판 내에 형성된 저농도의 소스/드레인을 위한 이온주입층과, 상기 게이트 패턴과는 어느 정도의 거리를 갖도록 형성된 고농도의 소스/드레인을 위한 이온주입층을 구비한 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 반도체소자.
  12. PMOS 트랜지스터영역과, 상기 PMOS 트랜지스터영역에 형성된 PMOS트랜지스터의 게이트패턴과, 상기 PMOS 트랜지스터의 게이트 패턴을 마스크로 하여 저농도의 소스/드레인을 위한 이온이 주입된 층을 갖는 n 웰이 구비된, 반도체기판의 전면에 제1 절연막을 형성하는 단계;
    상기 PMOS 트랜지스터의 게이트 패턴 및 제2 게이트 스페이서 상부에 형성된제1 절연막을 마스크로 하여 P형 웰에 고농도의 소스/ 드레인을 위한 이온을 주입하는 단계; 및
    상기 결과물 상에 층간절연막을 형성하고 콘택을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
  13. 게이트패턴을 마스크로 하여 저농도의 소스/드레인을 형성하고, 이 게이트 패턴의 양측벽에 게이트 스페이서가 형성된 반도체기판 전면에 절연막을 형성하여 이를 마스크로 하여 고농도의 소스/드레인을 위한 이온이 주입되는 것을 특징으로 하는 반도체소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831259B1 (ko) * 2006-12-29 2008-05-22 동부일렉트로닉스 주식회사 씨모스 장치의 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050251167A1 (en) * 2004-05-07 2005-11-10 Ethicon Endo-Surgery, Inc. Instrument for effecting anastomosis of respective tissues defining two body lumens
JP2007220755A (ja) * 2006-02-14 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
US8154088B1 (en) 2006-09-29 2012-04-10 Cypress Semiconductor Corporation Semiconductor topography and method for reducing gate induced drain leakage (GIDL) in MOS transistors
CN112735949B (zh) * 2019-10-29 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220000116A (ko) 2020-06-25 2022-01-03 강태희 따뜻한 온도 유지 음식 포장 용기

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949136A (en) 1988-06-09 1990-08-14 University Of Connecticut Submicron lightly doped field effect transistors
US5015595A (en) 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
JPH05102409A (ja) * 1991-10-04 1993-04-23 Oki Electric Ind Co Ltd Ｃｍｏｓトランジスタの構造およびその製造方法
US5654212A (en) * 1995-06-30 1997-08-05 Winbond Electronics Corp. Method for making a variable length LDD spacer structure
KR0165421B1 (ko) * 1995-07-24 1998-12-15 김광호 반도체장치의 모스 트랜지스터 제조방법
KR0179860B1 (ko) * 1995-11-24 1999-03-20 문정환 씨모스 소자의 제조방법
US6610564B2 (en) * 2000-03-03 2003-08-26 Shinichi Fukada Method of fabricating semiconductor device
US6051458A (en) * 1998-05-04 2000-04-18 Taiwan Semiconductor Manufacturing Company Drain and source engineering for ESD-protection transistors
KR20000043209A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 제조방법
KR20010066327A (ko) * 1999-12-31 2001-07-11 박종섭 듀얼 게이트전극 제조방법
KR100712978B1 (ko) * 2000-04-18 2007-05-02 주식회사 하이닉스반도체 반도체 소자 제조방법
JP2002118177A (ja) * 2000-10-11 2002-04-19 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831259B1 (ko) * 2006-12-29 2008-05-22 동부일렉트로닉스 주식회사 씨모스 장치의 제조 방법

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