KR101044380B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 소자분리막이 형성된 반도체 기판에 게이트 산화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하되, 게이트 산화막 대비 폴리실리콘막의 식각 선택비를 높게 하여 양측 가장자리 저면에 노치(Notch)가 발생된 게이트 전극을 형성하는 단계; 상기 양측 가장자리 저면에 노치가 발생된 게이트 전극 하부 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 양측 가장자리 저면에 노치가 발생된 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 게이트의 양쪽 가장자리를 식각하여 노치 형태로 게이트 전극을 형성함으로써 게이트 식각시 게이트 산화막에 대한 식각 선택비를 증가시킬 수 있으며, 후속 공정의 콘택홀 형성시 콘택홀이 LDD 영역을 침범하더라도 노치 형태로 형성된 게이트 전극에 의해 LDD 영역의 손실을 줄일 수 있다.
Description
도 1은 종래 반도체 소자의 제조방법에 대한 문제점을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 폴리실리콘막
25 : 난반사 방지막 26 : 감광막 패턴
27 : 게이트 전극 28a, 28b : 할로 및 LDD 영역
29 : 질화막 스페이서 30a, 30b : 소오스/드레인 영역
31a, 31b : 코발트 실리사이드막 32 : 질화막
33 : 층간절연막 34 : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택홀 형성시 LDD 영역의 손상 및 그에 따른 소자 특성 저하를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 조건을 만족시키기 위해 게이트 선폭의 축소 및 구리 배선 공정 등에 많은 발전이 이루어졌으며, 게이트/소오스/드레인과 콘택홀의 경우에는 보더리스 콘택(Borderless Contact) 형성 기술을 이용하여 고집적화 및 고성능화를 이루고 있다.
일반적으로, 게이트 선폭이 0.18㎛인 기술을 사용하는 SRAM에서 겹칩 마진(Overlap Margin)은 콘택홀과 소자분리 영역의 최소 적층(Minimum Overlap)은 10nm 이내, 게이트와 콘택홀과는 90nm 이내이다. 그리고, 콘택홀과 게이트 사이에는 50∼100nm의 두께를 갖는 질화막 스페이서를 형성하고, 질화막 스페이서에 블랭킷(Blanket) 건식 식각을 진행함으로써 그 폭이 45∼100nm의 폭을 가지는 질화막 스페이서를 형성한다.
그러나, 콘택홀 건식 식각시 질화막 스페이서의 식각 선택비가 20:1 이상이 되더라도 질화막 스페이서를 제거하기 위해서 질화막 식각 속도를 1000Å/imn 이상으로 사용해야 한다. 또한, 콘택홀 감광막 형성시 노광 장비의 겹침 마진(Overlap Margin)이 30nm이하로는 제어가 불가능하며, 콘태홀 건식 식각 후 텅스텐 플러그 형성 공정에서 LDD 영역까지 침범하게 된다.
이로 인해 누설 전류(Leakage Current), 단채널 효과(Short Channel Effect), 핫 캐리어 효과(Hot Carrier Effect) 등이 발생하여 트랜지스터 구동에 치명적인 결함을 유발하게 된다.
도 1은 SRAM에서의 겹칩 마진이 매우 작은 콘택홀과 게이트의 겹침 현상을 보여주고 있다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 콘택홀 형성시 LDD 영역의 손상 및 그에 따른 소자 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 소자분리막이 형성된 반도체 기판에 게이트 산화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하되, 게이트 산화막 대비 폴리실리콘막의 식각 선택비를 높게 하여 양측 가장자리 저면에 노치(Notch)가 발생된 게이트 전극을 형성하는 단계; 상기 양측 가장자리 저면에 노치가 발생된 게이트 전극 하부 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 양측 가장자리 저면에 노치가 발생된 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 전극을 형성하기 위한 식각은 Cl2, HBr 및 O2를 혼합한 가스를 사용하여 게이트 산화막에 대한 폴리실리콘막의 식각 선택비를 10:1 내지 50:1 로 하여 수행한다.
상기 Cl2 가스 유량을 1∼300sccm, HBr 가스 유량을 5∼500sccm, O2 가스 유량을 1∼100sccm으로 주입한다.
상기 LDD 영역을 형성하는 단계 시, 할로(Halo) 영역을 형성하는 단계를 함께 수행한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트 전극 표면 및 상기 소오스/드레인 영역의 표면 상에 선택적으로 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막이 형성된 기판 결과물 상에 질화막 및 층간절연막을 차례로 형성하는 단계; 및 상기 층간절연막 및 질화막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계;를 더 포함한다.
상기 LDD 영역을 형성하는 단계 시, 할로(Halo) 영역을 형성하는 단계를 함께 수행한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트 전극 표면 및 상기 소오스/드레인 영역의 표면 상에 선택적으로 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막이 형성된 기판 결과물 상에 질화막 및 층간절연막을 차례로 형성하는 단계; 및 상기 층간절연막 및 질화막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계;를 더 포함한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(22)이 형성된 실리콘 기판(21)에 게이트 산화막(23), 폴리실리콘막(24), 제1난반사 방지막(Bottom Anti-Reflective Coating : 25), 감광막 패턴(26)을 차례로 형성한다. 이때, 게이트 산화막(23)은 산소를 포함하는 HfO2, Y2O3 및 SiON 등을 사용하여 형성한다.
도 2b에 도시된 바와 같이, 폴리실리콘막(24) 및 게이트 산화막(23)을 식각하여 게이트 전극을 형성하되, 양측 가장자리 저면에 노치(Notch)가 발생된 게이트 전극(27)을 형성한다.
여기에서, 게이트 전극을 형성하기 위한 식각은 Cl2, HBr 및 O2를 혼합한 가스를 사용하여 게이트 산화막 대비 폴리실리콘막의 식각 선택비를 10:1 이상, 바람직하게, 10:1 내지 50:1로 하여 수행한다. 이때, Cl2 가스 유량을 1∼300sccm, HBr 가스 유량을 5∼500sccm, O2 가스 유량을 1∼100sccm으로 주입한다.
도 2c에 도시된 바와 같이, PMOS 및 NMOS 트랜지스터를 형성하기 위해 상기 게이트 전극(27) 양측의 기판 표면에 이온을 주입하여 할로(Halo) 및 LDD(Lightly Doped Drain : 28a, 28b) 영역을 형성한다. 이때, B, P 및 As 등의 이온 에너지를 5∼100KeV, 도우즈를 1E10∼1E14로 주입한다.
그 다음, 상기 가장자리 저면에 노치가 형성된 게이트 전극(27)의 양측벽에 질화막 스페이서(29)을 형성한다. 이때, 게이트 전극의 양측벽에 질화막을 300∼1200Å의 두께로 형성하며, 질화막 스페이서를 형성하기 위해 CxFyHz(x,y,z은 0 또는 자연수)를 주 식각가스로 사용하며, N2, O2, Ar 및 He로 구성된 그룹으로부터 선택되는 어느 하나를 첨가하여 건식 식각을 진행한다.
도 2d에 도시된 바와 같이, 상기 질화막 스페이서를 포함한 게이트 전극(27) 양측의 기판 표면에 이온 주입을 실시하여 트랜지스터의 소오스/드레인(30a, 30b) 영역을 형성한다. 여기에서, 트랜지스터의 소오스/드레인 영역을 형성하기 위해 B, P 및 As 등의 이온 에너지를 10∼100KeV, 도우즈를 1E12∼1E16로 주입한다.
이어서, 상기 게이트 전극(25)의 표면 및 소오스/드레인 영역의 표면 상에 선택적으로 코발트실리사이드막(31a, 31b)을 형성한 후에 기판 전면 상에 질화막(32)을 형성한다.
도 2e에 도시된 바와 같이, 상기 질화막 상(32)에 층간절연막(33)을 형성한 후에 층간절연막 표면을 CMP한다. 이때, 층간절연막(33)은 산화막으로 형성하며, 20∼ 500Å의 두께로 형성한다.
그 다음, 콘택홀을 형성하기 위한 제2난반사 방지막 (미도시)및 감광막 패턴(미도시)을 형성한 후에 층간절연막(33) 및 질화막(32)을 건식 식각하여 소오스/드레인 영역을 노출시키는 콘택홀(34)을 형성한다. 이때, 콘택홀을 형성하는 과정에서 콘택홀이 질화막 스페이서 영역을 침범하더라도 노치 형태로 형성된 게이트 전극에 의해 LDD 영역의 손실을 줄일 수 있다.
이후, 공지의 후속 공정을 진행하여 반도체 소자를 완성한다.
상기와 같이, 본 발명은 게이트의 양쪽 가장자리를 식각하여 노치 형태로 게이트 전극을 형성함으로써 게이트 식각시 게이트 산화막에 대한 식각 선택비를 증가시킬 수 있으며, 후속 공정의 콘택홀 형성시 콘택홀이 LDD 영역을 침범하더라도 노치 형태로 형성된 게이트 전극에 의해 LDD 영역의 손실을 줄일 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 따르면 게이트의 양쪽 가장자리를 식각하여 노치 형태로 게이트 전극을 형성함으로써 후속 공정의 콘택홀 형성시 콘택홀이 LDD 영역을 침범하더라도 노치 형태로 형성된 게이트 전극에 의해 LDD 영역의 손실을 줄일 수 있다.
또한, 본 발명은 LDD 영역의 손실을 줄임으로써 LDD 영역에 콘택홀이 직접 접촉되는 현상을 방지하고, 이로 인해 문턱전압, 포화 전류 및 누설 전류 등을 방지하여 소자의 특성을 향상시킬 수 있다.
Claims (5)
- 소자분리막이 형성된 반도체 기판에 게이트 산화막과 폴리실리콘막을 차례로 형성하는 단계;상기 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하되, 게이트 산화막 대비 폴리실리콘막의 식각 선택비를 높게 하여 양측 가장자리 저면에 노치(Notch)가 발생된 게이트 전극을 형성하는 단계;상기 양측 가장자리 저면에 노치가 발생된 게이트 전극 하부 양측의 기판 표면 내에 LDD 영역을 형성하는 단계;상기 양측 가장자리 저면에 노치가 발생된 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성하기 위한 식각은 Cl2, HBr 및 O2를 혼합한 가스를 사용하여 게이트 산화막에 대한 폴리실리콘막의 식각 선택비를 10:1 내지 50:1 로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 Cl2 가스 유량을 1∼300sccm, HBr 가스 유량을 5∼500sccm, O2 가스 유량을 1∼100sccm으로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 LDD 영역을 형성하는 단계 시, 할로(Halo) 영역을 형성하는 단계를 함께 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 후,상기 게이트 전극 표면 및 상기 소오스/드레인 영역의 표면 상에 선택적으로 금속 실리사이드막을 형성하는 단계;상기 금속 실리사이드막이 형성된 기판 결과물 상에 질화막 및 층간절연막을 차례로 형성하는 단계; 및상기 층간절연막 및 질화막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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