KR100794094B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트 스페이서를 형성하는 과정에서 소오스/드레인과 반대되는 타입의 불순물이 도핑된 산화막으로 버퍼 산화막을 형성하고, 버퍼 산화막의 불순물을 게이트 스페이서 하부의 소오스/드레인 영역으로 확산시켜 게이트와 소오스/드레인이 중첩되는 영역을 감소시키면서 게이트 측부의 소오스/드레인의 불순물 농도를 감소시킴으로써, 트랜지스터의 문턱 전압을 상승시킴과 동시에 펀치 쓰루(Punch Through)가 발생되는 것을 억제하여 오프 전류(Off current)를 감소시키고, 누설 전류가 발생되는 것을 억제하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.
게이트 스페이서, 버퍼 산화막, GIDL, 문턱 전압, 누설 전류, 펀치 스루

Description

반도체 소자의 트랜지스터 제조 방법{Method of manufacturing a transistor in a semiconductor device}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 도 1d에서 원 표시가 된 부분을 확대한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 11a : 웰
12 : 소자 분리막 13 : 펀치쓰루 방지층
14 : 문턱전압 이온 주입층 15a : 제 1 산화막
15b : 제 1 질화막 15 : 게이트 산화막
16 : 폴리실리콘층 17 : 텅스텐 물질층
18 : 하드 마스크 19 : 제 2 산화막
20 : 제 2 질화막 21 : 소오스/드레인
22 : 제 3 질화막 23 : 게이트 스페이서
24 : 층간 절연막 24a : 랜딩 플러그 콘택
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히, 쇼트 채널 이펙트(Short channel effect)와 GIDL(Gate Induced Drain Leakage) 현상이 발생되는 것을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
소자의 집적도와 동작 속도를 동시에 향상시키기 위하여, 셀 트랜지스터의 임계 치수(Critical Dimension; CD)를 0.15㎛ 이하로 감소시키고, 게이트 산화막도 60Å 이하로 형성한다. 이로 인하여, 표면 펀치(Surface Punch) 등과 같은 쇼트 채널 이펙트와 GIDL 현상이 발생되어 셀 리프레쉬(Cell refresh)와 같은 소자의 전기적 특성을 저하시킨다.
최근에는, 표면 펀치를 억제하기 위한 방법으로 문턱 전압 이온 주입 시 불순물의 이온 주입 량을 증가시켜 셀 트랜지스터의 문턱 전압을 상승시키는 방법이 있다. 그러나, 이 방법은 문턱 전압을 조금만 상승시킬 경우에도 이온 주입되는 불순물의 량을 상당히 많이 증가시켜야 하며, 이온 주입 량을 증가시킬 경우, 이온 주입된 불순물에 의해 게이트 하부에서 높은 전계(Electric field)가 발생되어 누설 전류가 발생되는 원인이 된다.
또한, GIDL을 감소시키는 방법으로는 레이 아웃을 조절하여 게이트와 소오스/드레인이 중첩되는 영역을 감소시키는 방법이 있으나, 공정 마진이 부족하여 레이 아웃을 조절하여 중첩 영역을 감소시키기에는 한계가 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 스페이서를 형성하는 과정에서 소오스/드레인과 반대되는 타입의 불순물이 도핑된 산화막으로 버퍼 산화막을 형성하고, 버퍼 산화막의 불순물을 게이트 스페이서 하부의 소오스/드레인 영역으로 확산시켜 게이트와 소오스/드레인이 중첩되는 영역을 감소시키면서 게이트 측부의 소오스/드레인의 불순물 농도를 감소시킴으로써, 트랜지스터의 문턱 전압을 상승시킴과 동시에 펀치 쓰루(Punch Through)가 발생되는 것을 억제하여 오프 전류(Off current)를 감소시키고, 누설 전류가 발생되는 것을 억제하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 게이트와 소오스/드레인으로 이루어진 트랜지스터의 게이트 측벽에 게이트 스페이서가 형성되는 반도체 소자의 트랜지스터 제조 방법에 있어서, 버퍼 산화막을 소오스/드레인과 반대되는 타입의 불순물을 포함하는 도프트 산화막으로 형성하여, 후속 열공정 시 버퍼 산화막에 포함된 불순물을 하부의 소오스/드레인으로 확산시켜 게이트 스페이서 하부의 소오스/드레인의 불순물 농도를 감소시키면서 게이트와 소오스/드레인이 중첩되는 영역을 감소시키는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 게이트 산화막 및 게이트 전극이 형성된 반도체 기판이 제공되는 단계와, 게이트 전극의 측벽 및 반도체 기판 상에 불순물이 포함된 제 1 산화막을 형성한 후 제 1 질화막을 형성하는 단계와, 이온 주입 공정으로 게이트 전극의 양측에 소오스/드레인을 형성하는 단계와, 전체 상부에 제 2 질화막을 형성한 후 전면 식각 공정으로 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계와, 열처리를 실시하여 제 1 산화막에 포함된 불순물을 하부의 소오스/드레인으로 확산시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이고, 도 2는 도 1d에서 원 표시가 된 부분을 확대한 단면도이다.
도 1a를 참조하면, 반도체 기판(11)의 소자 분리 영역에는 소자 분리막(12)을 형성하고, 액티브 영역에는 불순물을 주입하여 웰(11a)을 형성한다. 이후, 웰(11a)의 소정 깊이에는 펀치 쓰루가 발생되는 것을 방지하기 위한 펀치 쓰루 방지층(13)을 형성하고, 펀치 쓰루 방지층(13)보다 낮은 깊이에는 트랜지스터의 문턱 전압을 조절하기 위한 문턱 전압 이온 주입층(14)을 형성한다.
상기에서, 웰(11a)과 펀치 쓰루 방지층(13)은 붕소(Boron; B)를 주입하여 형성하며, 문턱 전압 이온 주입층(14)은 붕소나 BF2를 주입하여 형성한다.
도 1b를 참조하면, 웰(11a) 상부에 게이트 산화막(15), 폴리실리콘층(16), 텅스텐 물질층(17) 및 하드 마스크(18)를 순차적으로 형성한 후 게이트 마스크를 이용한 식각 공정으로 하드 마스크(18), 텅스텐 물질층(17), 폴리실리콘층(16) 및 게이트 산화막(15)을 패터닝한다.
상기에서, 게이트 산화막(15)은 제 1 산화막(15a) 및 제 1 질화막(15b)이 적층된 구조로 이루어져 40 내지 70Å의 두께로 형성되며, 패터닝을 위한 식각 공정 시 제 1 질화막(15b)까지만 패터닝된다. 따라서, 웰(11a) 상부에는 제 1 산화막(15a)이 잔류하며, 잔류된 제 1 산화막(15a)은 소오스/드레인을 형성하기 위한 이온 주입 공정 시 스크린 산화막으로 사용된다. 또한, 텅스텐 물질층(17)은 텅스텐과 텅스텐 질화막이 순차적으로 적층된 구조로 형성되며, 텅스텐은 500 내지 1500Å의 두께로 형성되고, 텅스텐 질화막은 10 내지 100Å의 두께로 형성된다. 한편, 하드 마스크(18)는 질화막으로 이루어지며, 1500 내지 3000Å의 두께로 형성된다.
도 1c를 참조하면, 선택적 산화 공정(Selective Oxidation)을 실시하여 폴리 실리콘층(16)의 측벽 및 웰(11a) 상부에 제 2 산화막(19)을 형성하고, 전체 상부에 제 2 질화막(20)을 형성한 후 이온 주입 공정을 실시하여 폴리실리콘층(16)양 측부의 웰(11a)에 소오스/드레인(21)을 형성한다.
상기에서, 제 2 산화막(19)을 형성하기 위한 선택적 산화 공정은 소오스/드레인(21)과 반대되는 타입의 불순물이 포함된 가스 분위기에서 실시된다. 이로써, 제 2 산화막(19)은 불순물이 포함된 도프트 산화막으로 형성된다. 한편, 제 2 질화막(20)은 30 내지 150Å의 두께로 형성되며, 제 2 산화막(19) 및 제 2 질화막(20)은 후속 공정에서 게이트 스페이서로 형성된다.
도 1d를 참조하면, 전체 상부에 제 3 질화막(22)을 형성한 후 전면 식각 공정을 실시하여 폴리실리콘층(16), 텅스텐 물질층(17) 및 하드 마스크(18)로 이루어진 게이트 패턴의 측벽에 제 2 산화막(19), 제 2 및 제 3 질화막(20 및 22)으로 이루어진 게이트 스페이서(23)를 형성한다. 이때, 제 3 질화막(22)은 50 내지 300Å의 두께로 형성되며, 웰(11a) 상부의 제 1 산화막, 제 2 산화막, 제 2 질화막 및 제 3 질화막은 전면 식각 공정에 의해 제거된다.
이후, 전체 상부에 층간 절연막(24)을 형성한 후 700 내지 1100℃의 온도에서 5 내지 60초 동안 급속 열처리를 실시하여 소오스/드레인(21)에 주입된 불순물을 활성화시킨다. 이때, 도 2에 도시된 바와 같이, 제 2 산화막(19)에 포함된 불순물이 하부의 소오스/드레인(21)으로 확산된다. 제 2 산화막(19)에 포함된 불순물은 소오스/드레인(21)에 주입된 불순물과 반대되는 타입의 불순물이므로, 게이트 스페이서(23) 하부의 소오스/드레인(21)의 불순물 농도가 낮아지면서 폴리실리콘층(16) 과 소오스/드레인(21)이 중첩되는 영역이 감소된다.
상기에서, 층간 절연막(24)은 BPSG로 이루어지며, 5000 내지 10000Å의 두께로 형성된다.
이후, 500 내지 1000℃의 온도에서 10분 내지 120분 동안 열처리를 실시하여 층간 절연막(24) 상부를 평탄화한 후 소정 영역의 층간 절연막(24)을 제거하여 소오스/드레인(21)을 노출시키는 랜딩 플러그 콘택(24a)을 형성한다.
한편, 도면에는 도시되어 있지 않지만, 도 1c에서 소오스/드레인(21)을 형성하기 위한 이온 주입 공정 시 저농도의 불순물을 주입하고, 도 1d에서 게이트 스페이서(23)를 형성한 후에 고농도 이온 공정을 추가로 실시하여 소오스/드레인을 LDD (Lightly Doped Drain) 구조로 형성할 수도 있다.
상술한 바와 같이, 본 발명은 게이트 스페이서 하부의 소오스/드레인의 불순물 농도를 낮추면서 게이트와 소오스/드레인이 중첩되는 펀치 쓰루(Punch Through)가 발생되는 것을 억제하여 오프 전류(Off current)를 감소시키고, 누설 전류가 발생되는 것을 억제하여 소자의 전기적 특성을 향상시킨다.

Claims (13)

  1. 게이트와 소오스/드레인으로 이루어진 트랜지스터의 상기 게이트 측벽에 게이트 스페이서가 형성되는 반도체 소자의 트랜지스터 제조 방법에 있어서,
    상기 소오스/드레인과 반대되는 타입의 불순물이 도핑된 절연막을 포함하는 게이트 스페이서를 상기 게이트 측벽에 형성하여, 후속 열공정 시 상기 절연막에 포함된 상기 불순물을 하부의 상기 소오스/드레인으로 확산시켜 상기 게이트 스페이서 하부의 상기 소오스/드레인의 불순물 농도를 감소시키면서 상기 게이트와 상기 소오스/드레인이 중첩되는 영역을 감소시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 게이트 산화막 및 게이트 전극이 형성된 반도체 기판이 제공되는 단계와,
    상기 게이트 전극의 측벽 및 상기 반도체 기판 상에 불순물이 포함된 제 1 산화막을 형성한 후 제 1 질화막을 형성하는 단계와,
    이온 주입 공정으로 상기 게이트 전극의 양측에 소오스/드레인을 형성하는 단계와,
    전체 상부에 제 2 질화막을 형성한 후 전면 식각 공정으로 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계와,
    열처리를 실시하여 상기 제 1 산화막에 포함된 불순물을 하부의 상기 소오스/드레인으로 확산시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제 2 항에 있어서,
    상기 반도체 기판 소정 깊이에는 펀치 쓰루가 발생되는 것을 방지하기 위한 펀치 쓰루 방지층이 형성되고, 상기 펀치 쓰루 방지층보다 낮은 깊이에는 트랜지스터의 문턱 전압을 조절하기 위한 문턱 전압 이온 주입층이 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제 2 항에 있어서,
    상기 게이트 산화막은 산화막 및 질화막이 순차적으로 적층된 구조로 이루어져 40 내지 70Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제 2 항에 있어서,
    상기 게이트 전극은 폴리실리콘층, 텅스텐 물질층 및 하드 마스크의 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    상기 폴리실리콘층은 300 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제 5 항에 있어서,
    상기 텅스텐 물질층은 텅스텐막과 텅스텐 질화막이 순차적으로 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  8. 제 7 항에 있어서,
    상기 텅스텐막은 500 내지 1500Å의 두께로 형성되며, 상기 텅스텐 질화막은 10 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제 2 항에 있어서,
    상기 제 1 산화막에 포함된 불순물은 상기 소오스/드레인에 주입된 불순물과 반대되는 타입의 불순물인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  10. 제 2 항에 있어서,
    상기 제 1 질화막은 30 내지 150Å의 두께로 형성되며, 상기 제 2 질화막은 50 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  11. 제 2 항에 있어서,
    상기 열처리는 상기 소오스/드레인에 주입된 불순물을 위한 활성화 열처리 및 상기 층간 절연막 열처리로 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  12. 제 11 항에 있어서,
    상기 활성화 열처리는 700 내지 1100℃의 온도에서 5 내지 60초 동안 급속 열처리로 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  13. 제 11 항에 있어서,
    상기 층간 절연막 열처리는 500 내지 1000℃의 온도에서 10분 내지 120분 동안 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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