KR100942982B1 - 텅스텐게이트를 구비한 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 후속 공정에서 텅스텐막의 산화 위험 없이 게이트식각시 발생된 손상을 회복시킬 수 있는 텅스텐게이트를 구비한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상의 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 오픈영역을 갖는 희생막패턴을 형성하는 단계; 상기 오픈영역의 측벽에 산화방지패턴을 형성하는 단계; 상기 오픈영역 내부에 텅스텐막을 일부 채우는 단계; 상기 텅스텐막 상에 상기 오픈영역 내부를 채우는 하드마스크막을 형성하는 단계; 상기 희생막패턴을 제거하는 단계; 및 상기 폴리실리콘막을 식각하는 단계를 포함하고, 상술한 본 발명은 텅스텐막의 측벽을 실링하는 산화방지패턴을 형성하므로써 라이트산화 공정을 적용하여도 게이트식각시 받은 식각손상을 회복시킬 수 있다. 이로써 선택적 산화 공정시 발생할 수 있는 웨이퍼와 챔버의 오염을 방지할 수 있고, 손상된 폴리실리콘막에 대해 충분한 회복 산화공정을 진행할 수 있어 리프레시를 증대시킬 수 있다.
텅스텐게이트, 선택적산화공정, 라이트산화, 오염, 실리콘질화막

Description

텅스텐게이트를 구비한 반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH W GATE}
도 1은 종래기술에 따른 텅스텐게이트 제조 방법을 간략히 도시한 도면.
도 2a는 본 발명의 실시예에 따른 텅스텐게이트를 구비한 반도체소자의 구조를 도시한 도면.
도 2b는 도 2a의 텅스텐게이트 구조가 산화 공정을 거친후의 결과.
도 3a 내지 도 3i는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 게이트절연막
23A : 폴리실리콘막패턴 24A : 희생막패턴
26A : 산화방지패턴 27 : 텅스텐질화막
28 : 텅스텐막 29 : 게이트하드마스크막
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 텅스텐게이트를 구비한 반도체소자 및 그 제조 방법에 관한 것이다.
최근 DRAM 제조 공정 중 듀얼폴리게이트 소자(Dual Poly Gate Device)를 사용하면서 기존의 텅스텐실리사이드 게이트(WSix Gate)를 사용하던 것에서 텅스텐 게이트(W Gate)를 사용하기 시작하였다. 이는 소자의 응답속도를 빠르게 하고 리프레시(Refresh)를 향상시키기 위해서 사용하는 것이다.
텅스텐게이트라 함은 폴리실리콘막 상에 텅스텐막을 적층한 게이트를 일컬으며, 이와 같이 텅스텐막과 같이 저저항 물질을 사용함에 따라 게이트이 RC 지연(Delay)을 감소시킬 수 있다.
도 1은 종래기술에 따른 텅스텐게이트 제조 방법을 간략히 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 게이트절연막(12)을 형성한 후, 게이트절연막(12) 상에 폴리실리콘막(13)을 증착한다. 텅스텐막(14)을 증착한 후, 하드마스크질화막(15)을 증착한다. 이어서, 감광막을 이용하여 게이트마스크를 패터닝한다.
이어서, 하드마스크질화막(15)을 식각하고, 연속해서 텅스텐막(14), 폴리실리콘막(12) 및게이트절연막(12)을 식각하는 게이트식각 공정을 진행한다.
선택적 산화 공정을 진행한다. 선택적 산화 공정은, 게이트식각공정시의 식각손상을 회복(Etch Damage Recovery)시키고, GOI(Gate Oxide Integrity)를 개선하기 위해 실리콘물질을 산화시키는 공정이다. 단순히 산화만 하게 되면 텅스텐막(14)까지 산화되어 텅스텐이 블로우업(Blow up)되므로 텅스텐막(14)은 산화되지 않고 실리콘 물질만 선택적으로 산화시키는 선택적 산화공정을 진행하게 된다.
그러나, 선택적 산화 공정은 수소(H2)와 수증기(H2O)의 혼합 분위기에서 실리콘물질만을 선택적으로 산화시키는 방법인데, 공정 여유도(Window)가 매우 작아서 손상을 받은 폴리실리콘막을 충분히 회복시키기 어렵다.
또한, 선택적 산화 공정 중에 수증기(H2O)와 텅스텐막(14)의 반응이 일어나 WH2O4 증기(Vapor)와 같은 텅스텐산화물(17)이 형성되는데, 이러한 텅스텐 산화물(17)은 웨이퍼와 챔버를 오염시킬 뿐 아니라, 실리콘물질의 산화 균일도(Oxidation Uniformity)를 저하시키는 역할을 하여 소자의 신뢰성에 치명적인 문제를 발생시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속 공정에서 텅스텐막의 산화 위험 없이 게이트식각시 발생된 손상을 회복시킬 수 있는 텅스텐게이트를 구비한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 기판 상의 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 제1도전막을 형성하는 단 계; 상기 제1도전막 상에 오픈영역을 갖는 희생막패턴을 형성하는 단계; 상기 오픈영역의 측벽에 산화방지패턴을 형성하는 단계; 상기 오픈영역 내부에 제2도전막을 일부 채우는 단계; 상기 제2도전막 상에 상기 오픈영역 내부를 채우는 하드마스크막을 형성하는 단계; 상기 희생막패턴을 제거하는 단계; 상기 제1도전막을 식각하는 단계; 및 상기 식각된 제1도전막의 측벽을 산화시키는 단계를 포함하는 것을 특징으로 하며, 상기 산화방지패턴은 실리콘질화막으로 형성하는 것을 특징으로 하고, 상기 제2도전막은 상기 제1도전막 상에서 선택적으로 성장시키는 선택적 텅스텐막 성장 공정으로 성장시키는 것을 특징으로 한다. 그리고, 상기 식각된 제1도전막의 측벽을 산화시키는 단계는 수소분위기를 함유하지 않는 라이트산화 공정으로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 텅스텐게이트를 구비한 반도체소자의 구조를 도시한 도면이다.
도 2a를 참조하면, 기판(21) 상에 게이트절연막(22)이 형성된다. 게이트절연막(22) 상에는 폴리실리콘막패턴(23A)이 형성되고, 폴리실리콘막패턴(23A) 상에는 텅스텐질화막(27), 텅스텐막(28) 및 게이트하드마스크막(29)이 순차적으로 적층된다. 그리고, 텅스텐질화막(27), 텅스텐막(28) 및 게이트하드마스크막(29)의 적층구 조의 양측벽에는 산화방지패턴(26A)이 구비된다.
위와 같이, 폴리실리콘막패턴(23A), 텅스텐질화막(27), 텅스텐막(28) 및 게이트하드마스크막(29)이 순차적으로 적층된 구조를 '텅스텐게이트'라 한다.
도 2a에서, 텅스텐질화막(27)은 텅스텐막(28)과 폴리실리콘막패턴(23A)간 확산방지막이면서, 확산방지막 역할외에 후속 라이트산화공정시 텅스텐막(28)과 폴리실리콘막패턴(23A)간 계면으로 침투해들어오는 산소의 확산을 억제하여 텅스텐막(28)의 산화을 방지하는 역할도 한다. 산화방지패턴(26A)은 텅스텐막(28)의 산화를 방지하는 역할을 한다. 한편, 산화방지패턴(26A)과 게이트하드마스크막(29)은 질화막, 특히 실리콘질화막이다.
결국, 텅스텐막(28)은 질소가 함유된 막에 의해 에워쌓이는 구조가 되어 후속 산화공정이 진행되더라도 산화되지 않는다. 여기서, 질소가 함유된 막이라 함은 텅스텐질화막(27), 산화방지패턴(26A) 및 게이트하드마스크막(29)이다.
도 2b는 도 2a의 텅스텐게이트 구조가 산화 공정을 거친후의 결과이다. 여기서, 산화공정은 게이트식각시 발생된 식각 손상을 회복시켜주기 위한 것이며, 특히 산화공정은 선택적 산화공정이 아닌 라이트산화(Light oxidation) 공정이다. 선택적 산화공정이 텅스텐막(28)의 산화방지를 고려하면서 실리콘물질만을 산화시키도록 H2와 수증기(H2O) 분위기에서 진행하는 것이나, 라이트산화공정은 텅스텐막(28)의 산화방지를 고려하지 않으면서 실리콘물질만을 산화시키는 산화공정이다. 바람직하게, 라이트산화공정은 수소분위기가 필요하지 않고, 산소(O2) 분위기에서 진행 할 수 있다.
도 2b를 참조하면, 전술한 라이트산화공정을 통해 폴리실리콘패턴(23A)의 측벽이 산화되어 실리콘산화막(23B)이 형성된 것을 알 수 있다. 이때, 게이트절연막(22)도 일부 산화될 수 있다.
도 3a 내지 도 3i는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 게이트절연막(22)을 형성한다. 여기서, 기판(21)에는 STI 공정을 이용한 소자분리 공정이 미리 진행되어 있을 수 있다.
이어서, 게이트절연막(22) 상에 폴리실리콘막(23)을 증착한 후, 폴리실리콘막(23) 상에 희생막(24)을 증착한다. 이때, 희생막(24)은 산화막, 바람직하게는 실리콘산화막(Silicon oxide)으로 형성하며, 실리콘산화막은 HDP 산화막(High Density Plasma Oxide), BPSG(Boro-Phospho-Silicate Glass), HTO(Hot Thermal Oxide), TEOS(Tetra Ethyl Ortho Silicate) 또는 SOG(Spin On Glass) 중에서 선택된 어느 하나를 사용한다.
이어서, 감광막 도포, 노광 및 현상을 진행하여 감광막패턴(25)을 패터닝한다. 이때, 감광막패턴(25)은 네가티브감광막(Negative Photo Resist)을 사용하여 종래 게이트마스크의 역(Reverse)으로 패터닝한 것이다. 즉, 종래 게이트마스크를 게이트식각을 진행하기 위한 마스크로서 그에 의해 게이트의 선폭이 정의된다. 하지만, 본 발명에서의 감광막패턴(25)은 네가티브감광막을 사용함에 따라 게이트의 선폭을 정의하는 것이 아니라, 게이트 사이의 간격을 정의하는 마스크가 된다.
도 3b에 도시된 바와 같이, 감광막패턴(25)을 식각장벽으로 하여 희생막(24)을 식각한 후, 감광막패턴(25)을 스트립한다. 이로써, 복수의 희생막패턴(24A)이 형성되며, 복수의 희생막 패턴(24A)간 오픈영역(24B)은 게이트구조가 형성될 공간이 된다. 여기서, 오픈영역(24B)은 게이트구조와 동일하게 라인(Line) 패턴이다.
도 3c에 도시된 바와 같이, 전면에 실링막으로서 실리콘질화막(26)을 증착한다. 이때, 실리콘질화막(26)은, 후속에 증착될 텅스텐막의 측벽(Sidewall)을 실링(Sealing)하여 산화를 방지하는 역할을 한다.
도 3d에 도시된 바와 같이, 건식식각을 통해 실리콘질화막(26)을 식각하므로써, 각 오픈영역(24B)의 측벽에 산화방지패턴(26A)을 형성한다. 즉, 폴리실리콘막(23) 위의 실리콘질화막(26)은 제거하면서 오픈영역(24A)의 측벽에만 산화방지패턴(26A)을 남긴다. 한편, 폴리실리콘막(23) 위에서 실리콘질화막(26)이 제거되므로 오픈영역(24B)이 다시 오픈된다.
도 3e에 도시된 바와 같이, 오픈영역(24B) 내부를 일부 채우는 두께의 텅스텐막(W, 28)을 형성한다. 텅스텐막(28)은 선택적 텅스텐막 성장(Selective W Growth) 공정을 통해 폴리실리콘막(23) 위에서만 선택적으로 성장시킨다. 예컨대, 선택적 텅스텐막 성장은 텅스텐소스가스를 흘려주어 텅스텐막(28)을 성장시킨다. 여기서, 텅스텐소스가스는 WF6 가스를 이용한다.
이로써 희생막패턴(24A) 사이의 오픈영역(24B)을 일부 매립하는 두께의 텅스 텐막(28)을 형성할 수 있다. 다른 방법으로서, 텅스텐막(28)을 PVD(Pysical Vapor Deposition) 혹은 CVD(Chemical Vapor Deposition)로 증착한 후, 건식에치백(Dry Etchback)으로 리세스(Recess)시켜 원하는 두께만큼의 텅스텐막(28)이 남도록 할 수도 있다.
한편, 텅스텐막(28) 성장전에 텅스텐막(28)과 폴리실리콘막(23) 사이의 확산방지막 역할을 하는 텅스텐질화막(27)을 미리 형성할 수도 있다. 이때, 텅스텐질화막(27)도 선택적 텅스텐막 성장 공정을 통해 형성하는데, 텅스텐소스가스와 질소함유 가스를 동시에 흘려주므로써 성장시킨다. 텅스텐질화막(27)을 성장후에는 텅스텐소스가스만 흘려주어 텅스텐막(28)을 성장시킨다. 예를 들어, 질소함유가스는 N2 가스를 사용한다.
또한, 텅스텐질화막(27)은 확산방지막 역할외에 후속 라이트산화공정시 텅스텐막과 폴리실리콘막패턴간 계면으로 침투해들어오는 산소의 확산을 억제하여 텅스텐막의 산화을 방지하는 역할도 한다.
도 3f에 도시된 바와 같이, 게이트하드마스크막(29)을 증착한다. 여기서, 게이트하드마스크막(29)은 실리콘질화막이며, 후속 LPC(Landing Plug Contact ) SAC(Self Align Contact) 공정에서 배리어역할을 한다. 게이트하드마스크막(29)은 실리콘질화막 외에 실리콘질화막이 포함된 실리콘질화막, 산화막 및 실리콘질화막의 3중 구조(Nitride/Oxide/Nitride)로 형성할 수 있다. 이때, 가운데의 산화막은 BPSG와 같이 갭필(Gap Filling) 능력이 우수한 물질을 사용하는 것이 바람직하다. 그 이유는 희생막패턴 사이의 공간을 보이드 없이 매립시키는 효과를 갖기 때문이다.
이어서, CMP(Chemical Mechanical Polishing)를 진행한다. 이에 따라, 평탄화(Planarization)와 패턴간 분리가 동시에 이루어진다.
결국, CMP 공정후에 희생막패턴(24A) 사이의 오픈영역 내에는 텅스텐질화막(27), 텅스텐막(28) 및 게이트하드마스크막(29)이 적층된 구조가 매립되는 형태가 되고, 이들 적층 구조의 측벽에는 산화방지패턴(26A)이 위치하게 된다.
한편, 평탄화 및 패턴간 분리는 CMP외에 건식 에치백 공정을 사용할 수도 있다.
도 3g에 도시된 바와 같이, 희생막패턴(24A)을 선택적으로 제거한다. 이때, 희생막패턴(24A)은 습식식각, 특히 딥아웃(Dip Out)을 통해 제거한다. 희생막패턴(24A)이 산화막이므로 딥아웃 공정시 불산(HF) 용액 또는 BOE(Buffered Oxide Etchant)를 사용하며, 이들 용액에 의해서는 질화막 물질인 게이트하드마스크막(29)과 산화방지패턴(26A)은 선택비를 가져 식각되지 않는다.
이렇게 습식식각을 이용하므로써 질화막들에 의해 텅스텐막(28)의 손상없이 희생막패턴(24A)만 선택적으로 제거할 수 있다.
도 3h에 도시된 바와 같이, 희생막패턴(24A) 제거후에 노출되는 폴리실리콘막(23)을 건식식각(Dry Etch)한다. 이때, 게이트하드마스크막(29)을 식각배리어로 하여 폴리실리콘막(23)을 건식식각한다. 특히, Cl2/O2 혼합가스를 적용하면 게이트 하드마스크막(29)이 손실되지 않으면서 폴리실리콘막(23)만 선택적으로 식각할 수 있다.
위와 같이, 폴리실리콘막(23)을 식각하면, 폴리실리콘막패턴(23A), 텅스텐질화막(27), 텅스텐막(28) 및 게이트하드마스크막(29)의 순서로 적층된 게이트구조가 완성된다. 여기서, 텅스텐질화막(27), 텅스텐막(28) 및 게이트하드마스크막(29)의 양측벽에는 여전히 산화방지패턴(26A)이 잔류한다.
도 3i에 도시된 바와 같이, 선택적 산화 공정이 아닌 라이트산화(Light oxidation) 공정을 진행한다. 이때, 텅스텐막(28)이 산화방지패턴(26A)에 의해 그의 측벽이 실링된 상태이므로 텅스텐막(28)의 산화 위험 없이 실리콘물질인 폴리실리콘막패턴(23A)과 기판(21)을 산화시킬 수 있다.
선택적 산화공정이 텅스텐막의 산화방지를 고려하면서 실리콘물질만을 산화시키도록 H2와 수증기(H2O) 분위기에서 진행하는 것이나, 라이트산화공정은 텅스텐막의 산화방지를 고려하지 않으면서 실리콘물질만을 산화시키는 산화공정이다. 바람직하게, 라이트산화공정은 수소분위기가 필요하지 않고, 산소(O2) 분위기에서 진행할 수 있다.
전술한 라이트산화공정을 통해 폴리실리콘패턴(23A)의 측벽이 산화되어 실리콘산화막(23B)이 형성된다. 이때, 게이트절연막(22)도 일부 산화될 수 있다.
이처럼, 본 발명은 라이트산화공정을 적용하여도 게이트식각시 받은 식각손상을 회복시킬 수 있다. 이로써 선택적 산화 공정시 발생할 수 있는 웨이퍼와 챔버 의 오염을 방지할 수 있고, 손상된 폴리실리콘막에 대해 충분한 회복 산화공정을 진행할 수 있어 리프레시를 증대시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 텅스텐막의 측벽을 실링하는 산화방지패턴을 형성하므로써 라이트산화 공정을 적용하여도 게이트식각시 받은 식각손상을 회복시킬 수 있다. 이로써 선택적 산화 공정시 발생할 수 있는 웨이퍼와 챔버의 오염을 방지할 수 있고, 손상된 폴리실리콘막에 대해 충분한 회복 산화공정을 진행할 수 있어 리프레시를 증대시킬 수 있다.

Claims (17)

  1. 기판 상의 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 오픈영역을 갖는 희생막패턴을 형성하는 단계;
    상기 오픈영역의 측벽에 산화방지패턴을 형성하는 단계
    상기 오픈영역 내부에 제2도전막을 일부 채우는 단계;
    상기 제2도전막 상에 상기 오픈영역 내부를 채우는 하드마스크막을 형성하는 단계;
    상기 희생막패턴을 제거하는 단계;
    상기 제1도전막을 식각하는 단계; 및
    상기 식각된 제1도전막의 측벽을 산화시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 산화방지패턴은,
    질소를 함유하는 물질인 반도체소자의 제조 방법.
  3. 제1항에 있어서,
    상기 산화방지패턴은 실리콘질화막으로 형성하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 하드마스크막은 질소를 함유하는 물질을 포함하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 하드마스크막은 실리콘 질화막으로 형성하는 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 하드마스크막은 실리콘질화막, 산화막 및 실리콘질화막이 적층된 구조인 반도체소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제2도전막 형성전에, 질소가 함유된 물질을 형성하는 반도체소자의 제 조방법.
  8. 제7항에 있어서,
    상기 질소가 함유된 물질은, 텅스텐질화막인 반도체소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제2도전막은,
    상기 제1도전막 상에서 선택적으로 성장시키는 선택적 텅스텐막 성장 공정으로 성장시키는 반도체소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제2도전막을 일부 채우는 단계는,
    상기 오픈영역을 포함한 희생막패턴 상에 텅스텐막을 증착하는 단계; 및
    건식에치백(Dry Etchback)으로 리세스(Recess)시키는 단계
    로 이루어지는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 텅스텐막을 증착하는 단계는,
    PVD(Pysical Vapor Deposition) 혹은 CVD(Chemical Vapor Deposition)로 증착하는 반도체소자의 제조 방법.
  12. 제1항에 있어서,
    상기 희생막패턴은,
    산화막으로 형성하는 반도체소자의 제조 방법.
  13. 제1항에 있어서,
    상기 희생막패턴은,
    HDP 산화막(High Density Plasma Oxide), BPSG(Boro-Phospho-Silicate Glass), HTO(Hot Thermal Oxide), TEOS(Tetra Ethyl Ortho Silicate) 또는 SOG(Spin On Glass) 중에서 선택된 어느 하나를 사용하는 반도체소자의 제조 방법.
  14. 제1항, 제12항 또는 제13항 중 어느 한 항에 있어서,
    상기 희생막패턴을 제거하는 단계는,
    습식 딥아웃공정으로 진행하는 반도체소자의 제조 방법.
  15. 제1항에 있어서,
    상기 오픈영역은, 라인패턴인 반도체소자의 제조 방법.
  16. 제1항에 있어서,
    상기 식각된 제1도전막의 측벽을 산화시키는 단계는,
    산소분위기에서 라이트산화 공정으로 진행하는 반도체소자의 제조 방법.
  17. 제1항에 있어서,
    상기 제1도전막은, 폴리실리콘막인 반도체소자의 제조 방법.
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KR20040059972A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 소자의 제조방법

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