KR100671155B1

KR100671155B1 - 반도체 장치의 소자분리막 형성 방법

Info

Publication number: KR100671155B1
Application number: KR1020010036735A
Authority: KR
Inventors: 한상규
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2007-01-17
Also published as: KR20030000671A

Abstract

본 발명에 따른 소자분리막 형성 방법은, 반도체 기판 상에 패드 산화막과 질화막을 순차적으로 형성하는 단계; 상기 질화막, 상기 패드 산화막 및 상기 반도체 기판의 소정 영역을 식각하여 트랜치를 형성하는 단계; 전체 구조 상부에 제1 산화막과 도핑되지 않은 폴리실리콘층을 순차적으로 형성하는 단계; 상기 폴리실리콘층을 전면 식각하여 상기 트랜치의 측벽에만 상기 폴리실리콘층을 남기는 단계; 진공 챔버내에서 H₂ 가스를 이용한 어닐 공정을 수행하여 상기 트랜치 측벽의 폴리실리콘을 트랜치 내부에 충전시키는 단계; 전체 구조 상부에 산화 공정을 수행하여 상기 트랜치 내부에 충전된 상기 폴리실리콘 상에 제2 산화막을 형성하는 단계; 상기 전체 구조 상부에 제3 산화막과 SOG 층을 순차적으로 형성하는 단계; 및 건식 식각 공정을 이용하여 상기 SOG 층, 상기 제3 산화막, 상기 질화막 및 상기 패드 산화막을 순차적으로 제거하고 평탄화시키는 단계를 포함하여 이루어진다.

STI(Shallow Trench Isolation), 버즈 비크(bird's beak), 디싱(dishing) 현상

Description

반도체 장치의 소자분리막 형성 방법{Method for manufacturing an isolation layer in a semiconductor device}

도 1a 내지 1d는 종래 기술에 따른 소자분리막의 형성 방법을 순차적으로 나타낸 단면도.

도 1a 내지 1g는 본 발명에 따른 반도체 장치의 소자분리막 형성 방법을 순차적으로 나타낸 단면도.

<도면의 주요 부분에 대한 부호의 설명>

100, 200: 반도체 기판 110: 패드 산화막

120: 질화막 130: 산화막

본 발명은 반도체 장치의 트랜치형 소자분리막 형성 방법에 관한 것으로, 특히, 반도체 장치에서 STI 구조를 갖는 소자분리막을 CMP 공정을 사용하지 않고 형 성하는 방법에 관한 것이다.

일반적으로, 반도체 기판 상에 반도체 소자들을 형성하기 위하여 기판에 소자분리막을 형성함으로써 전기가 통전되는 활성 영역(active area)과 전기가 통전되지 않으면서 소자들을 서로 분리하도록 하는 비활성 영역인 필드 영역(field area)을 구분하고 있다. 소자를 분리하기 위한 소자 분리 공정으로는 일반적으로 LOCOS(Local Oxidation of Silicon) 공정을 사용하여 왔다. 이 LOCOS 공정은 반도체 기판에 패드 산화막과 질화막을 적층한 후 이들을 선택 식각하고 산화공정을 실시하여 식각된 영역에 소자분리막을 형성하는 공정이다.

최근에, 반도체 기술의 집적도가 높아짐에 따라, 반도체 기판에 0.25㎛ 이하의 소자 분리 기술까지 요구되고 있어서, 이러한 LOCOS 공정을 이용하는 소자 분리 방법으로는 한계가 있었다. LOCOS 공정에 의해 소자분리막을 형성하는 경우, LOCOS 공정에 의해 소자분리막을 형성하는 경우, 패드 질화막의 응력으로 인하여 산화 공정시 반도체 기판에 결정 결함이 발생하여 누설 전류가 증가하고, 또한 장시간의 고온 산화로 인하여 채널 저지 이온의 측면 확산 및 측면 산화에 의하여 버즈 비크(bird's beak)가 발생하는 데 이는 소자 활성 영역의 감소를 초래한다. 위와 같은 문제 해결을 위해, 최근에는 STI(Shallow Trench Isolation) 공정을 사용한다.

종래 기술에서 STI 구조의 소자분리막 형성 방법을 도 1a 내지 1d를 참조로 간단하게 설명하면, 먼저 도 1a에 도시된 바와 같이 반도체 기판(100) 상에 패드 산화막(110) 및 질화막(120)을 순차적으로 증착한 후, 반도체 기판(100) 내에 소정 깊이와 폭을 갖는 샐로우 트랜치(shallow trench)를 형성한다. 그 후, 도 1b에 도시된 바와 같이, 샐로우 트랜치 내부를 채우도록 산화막(130)을 형성한다. 도 1c를 참조하면, 산화막(130)을 하부의 질화막(120)을 노출시키도록 CMP 공정을 사용하여 평탄화한다. 도 1d를 참조하면, 질화막(120)과 패드 산화막(110)을 차례로 제거한 후 SAC(Self Aligned Contact) 공정, 게이트 산화 및 세정 공정을 진행한다. 이러한 STI 공정을 이용하면, 웨이퍼 기판에 가해지는 스트레스를 최대한 줄이면서 트랜치 소자분리막의 문제점을 개선할 수 있다.

그러나 STI 공정을 이용한 종래의 트랜치 소자분리막 형성 방법은 문제점을 가지고 있다.

STI 구조를 형성하기 위하여, 반도체 기판에 수천 Å정도의 트랜치 식각을 실시하면 트랜치 형성후 활성 영역과 필드 영역의 단차는 일반적으로 4000 내지 5000Å 정도가 된다. 따라서 STI에서 트랜치 식각후에 이러한 단차를 가지고 트랜치 충전(Trench gap filling) 공정을 하게 되며, 소자분리막의 평탄화를 위하여 CMP 공정을 반드시 수행해야 하는데 이러한 CMP 공정 후에 산화막에 디싱(dishing) 현상, 혹은 CMP 불균일성으로 인한 표면의 불균일도 등의 문제가 발생하게 된다. 이와 같이, 소자분리막의 평탄화를 위해 트랜치내에 충전되는 물질에 CMP 공정을 적용하는 방법은 표면의 불균일 현상은 물론 다른 문제점들(비용 증가, CMP 공정 중 결함 발생)을 가지고 있다. 반도체 표면이 불균일하게 되는 현상은 초기의 활성 영역과 필드 영역간의 단차, 웨이퍼내의 패턴의 밀도, CMP 장비상의 문제, 웨이퍼간의 상호 차이 등 여러가지 요소가 연관되어 유발되어 발생하며, 여러가지 방법을 이용하여 어느 정도의 수준까지는 균일성을 확보할 수는 있지만 완전히 균일한 반도체 표면을 얻을 수는 없다. 이러한 기판 표면의 불균일성 문제는 반도체 소자의 다층화된 배선 구조를 위해 반드시 해결되어야 할 부분이다.

또한, 종래의 소자분리막 형성 공정은 이후의 세정 공정에서 트랜치의 에지 부분이 과도하게 침식(도 1d의 "A"부분)되어 소자의 비정상적인 동작을 유발할 수 있다. 그러므로, STI 구조의 소자분리막을 형성할때 표면을 평탄화시키고 트랜치 에지부분의 과도한 침식을 방지하기 위한 위한 더욱 개선된 방법이 필요하다.

상기의 문제점을 극복하기 위하여, 본 발명의 목적은 STI 구조의 소자분리막을 형성할 때 진공 챔버내에서 H₂ 가스를 이용한 어닐 공정을 사용하여 트랜치 영역 내부만을 폴리실리콘으로 충전하고 산화 공정을 이용하여 트랜치 내부의 폴리실리콘 상부에 충분한 산화막을 형성함으로써 활성 영역과 필드 영역 사이의 단차를 감소시키는 데 있다.

본 발명의 다른 목적은 STI 구조의 소자분리막의 형성시, CMP 공정을 사용하지 않고 소자분리막을 형성하는 데 있다.

상기의 목적을 성취하기 위하여, 본 발명에 따른 STI 구조의 소자분리막 형성 방법은, 반도체 기판 상에 패드 산화막과 질화막을 순차적으로 형성하는 단계; 상기 질화막, 상기 패드 산화막 및 상기 반도체 기판의 소정 영역을 식각하여 트랜치를 형성하는 단계; 전체 구조 상부에 제1 산화막과 도핑되지 않은 폴리실리콘층을 순차적으로 형성하는 단계; 상기 폴리실리콘층을 전면 식각하여 상기 트랜치의 측벽에만 상기 폴리실리콘층을 남기는 단계; 진공 챔버내에서 H₂ 가스를 이용한 어닐 공정을 수행하여 상기 트랜치 측벽의 폴리실리콘을 트랜치 내부에 충전시키는 단계; 전체 구조 상부에 산화 공정을 수행하여 상기 트랜치 내부에 충전된 상기 폴리실리콘 상에 제2 산화막을 형성하는 단계; 상기 전체 구조 상부에 제3 산화막과 SOG 층을 순차적으로 형성하는 단계; 및 건식 식각 공정을 이용하여 상기 SOG 층, 상기 제3 산화막, 상기 질화막 및 상기 패드 산화막을 순차적으로 제거하고 평탄화시키는 단계를 포함하여 이루어진다.

이제 도 2a 내지 2g를 참조로 본 발명의 일 실시예를 상세히 설명한다.

먼저 도 2a를 참조하면, 반도체 기판(200)상에 패드 산화막(210) 및 질화막(220)을 순차적으로 형성한다. 그런 다음, 질화막(220), 패드 산화막(210) 및 반도체 기판의 소정 영역을 식각하여 트랜치를 형성한다.

도 2b를 참조하면, 전체 구조 상부에 제1 산화막(230)과 도핑되지 않은 제1 폴리실리콘층(240a)을 형성한다. 이 제1 산화막(230)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 500Å 정도의 두께로 형성되며, 도핑되지 않은 폴리실리콘층(240a)은 800Å 정도의 두께로 형성되는 것이 바람직하다.

도 2c를 참조하면, 상부의 제1 폴리실리콘층을 건식 식각 공정을 이용하여 하부의 제1 산화막(230)을 노출시키고 트랜치의 격벽에만 폴리실리콘층(240b)이 남도록 식각한다. 그럼으로써 트랜치의 격벽에 폴리실리콘 스페이서(240b)가 형성된다.

도 2d를 참조하면, 1000℃ 내지 1100℃의 고온의 진공 챔버내에서 H₂가스를 이용한 어닐 처리를 수행하면 폴리실리콘내의 실리콘 변형(Transformation)에 의해 트랜치 격벽에 스페이서 형태로 형성되어 있는 폴리실리콘은 아래로 흘러내려 트랜치 영역을 채우게 된다. 이와 같이 트랜치 영역을 채운 폴리실리콘(240c)이 소자분리막의 하부 구조가 된다. 이 때 실리콘 기판 표면은 산화막이 배리어로 작용하여 손상되지 않는다.

도 2e를 참조하면, 트랜치 내부가 폴리실리콘으로 채워진 전체 구조에 고온의 건식 산화 공정을 실시하여 트랜치 내부에 채워진 폴리실리콘층상에 제2 산화막(250)을 형성한다. 이 고온의 건식 산화 공정을 수행하는 목적은 3가지이다. 첫번째로 소자분리막이 형성된 후에 트랜치 상부 가장자리를 라운딩(rounding)시키기 위함인데 이는 트랜치 구조에서 발생되는 소자의 비정상적인 동작(hume)을 제거하기 위함이다. 두번째로 트랜치 식각 후 LPCVD에 의해 증착 된 산화물(oxide) 막에 고온 열처리가 가해지면 HF에 의한 식각 비율이 낮아지고 따라서 질화막을 식각한 후 진행되는 세정 공정에 의한 트랜치 가장자리의 산화막의 침식을 줄일 수 있다. 세번째로 고온의 건식 산화 공정을 진행하면 트랜치 영역에 채워진 폴리실리콘층이 산화된다. 폴리실리콘층이 산화되어 상부에 형성된 산화막의 두께는 산화에 참여한 폴리실리콘층의 두께의 2배가 되기 때문에 필드 영역은 위로 상승하여 활성 영역과 필드 영역 사이의 단차는 더욱 감소하게 된다.

도 2f를 참조하면, 전체 구조 상부에 제3 산화막(260)과 SOG 막(270)을 형성한다. 이 제3 산화막(260)으로는 HDP 산화막이 적합하다.

도 2g를 참조하면, 건식 식각에 의해 SOG 막(270), 제3 산화막(260), 제1 산화막(230)을 제거한 후, 질화막(220) 및 패드 산화막(210)을 순차적으로 제거한다.

상기 설명한 바와 같이, 본 발명에 따르면, 반도체 장치에서 STI 구조의 소자분리막을 형성할 때 진공 챔버내에서 H₂ 가스를 이용한 어닐 공정을 사용하여 트랜치 내부를 폴리실리콘으로 충전하고 산화시켜 소자 분리막을 형성함으로써, 활성 영역과 필드 영역 사이의 단차를 감소시킬 수 있다. 또한, STI 구조의 소자분리막을 형성할 때 CMP 공정을 사용하지 않고 어닐 및 산화 공정을 사용하여 소자분리막을 형성함으로써, CMP 공정에 따르는 표면 불균일성, 비용 증가 등의 문제점을 제거하고 공정을 단순화시킬 수 있다는 이점이 있다.

Claims

반도체 기판 상에 패드 산화막과 질화막을 순차적으로 형성하는 단계;

상기 질화막, 상기 패드 산화막 및 상기 반도체 기판의 소정 영역을 식각하여 트랜치를 형성하는 단계;

전체 구조 상부에 제1 산화막과 도핑되지 않은 폴리실리콘층을 순차적으로 형성하는 단계;

상기 폴리실리콘층을 전면 식각하여 상기 트랜치의 측벽에만 상기 폴리실리콘층을 남기는 단계;

진공 챔버내에서 H₂ 가스를 이용한 어닐 공정을 수행하여 상기 트랜치 측벽의 폴리실리콘을 트랜치 내부에 충전시키는 단계;

전체 구조 상부에 산화 공정을 수행하여 상기 트랜치 내부에 충전된 상기 폴리실리콘 상에 제2 산화막을 형성하는 단계;

상기 전체 구조 상부에 제3 산화막과 SOG 층을 순차적으로 형성하는 단계; 및

상기 SOG 층, 상기 제3 산화막, 상기 질화막 및 상기 패드 산화막을 순차적으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
제1항에 있어서, 상기 트랜치를 형성한 후 전체 구조 상부에 증착되는 제1 산화물(oxide)막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 사용하여 500Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
제1항에 있어서, 상기 제1 산화막 상에 형성되는 도핑되지 않은 폴리실리콘층은 800Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
제1항에 있어서, 상기 진공 챔버내에서 H₂ 가스를 이용한 어닐 공정은 1000℃ 내지 1100℃ 의 고온의 진공 챔버내에 수행되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
제1항에 있어서, 상기 산화 공정은 건식 산화 방법을 이용하며 1000℃ 내지 1100℃의 고온에서 수행되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
제1항에 있어서, 상기 산화 공정에 의해 상기 폴리실리콘층 상에 형성되는 제2 산화막은 산화 반응에 참여한 상기 폴리실리콘층의 2배의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
제1항에 있어서, 상기 제3 산화막과 SOG 층을 형성할 때 상기 제3 산화막은 3000Å의 두께로, 상기 SOG 층은 1000Å의 두께로 각각 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.