KR19990010307A - 반도체장치의 소자격리방법 - Google Patents

반도체장치의 소자격리방법 Download PDF

Info

Publication number
KR19990010307A
KR19990010307A KR1019970033067A KR19970033067A KR19990010307A KR 19990010307 A KR19990010307 A KR 19990010307A KR 1019970033067 A KR1019970033067 A KR 1019970033067A KR 19970033067 A KR19970033067 A KR 19970033067A KR 19990010307 A KR19990010307 A KR 19990010307A
Authority
KR
South Korea
Prior art keywords
trench
device isolation
semiconductor substrate
oxide film
mask layer
Prior art date
Application number
KR1019970033067A
Other languages
English (en)
Other versions
KR100242385B1 (ko
Inventor
이창재
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019970033067A priority Critical patent/KR100242385B1/ko
Publication of KR19990010307A publication Critical patent/KR19990010307A/ko
Application granted granted Critical
Publication of KR100242385B1 publication Critical patent/KR100242385B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서 반도체기판 상의 소정 부분을 덮는 마스크층을 형성하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 소자격리영역을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 내에 확산방지층을 형성하는 공정과, 상기 마스크층 상에 상기 트렌치를 채우도록 USG(Undopd Silicate Glass)를 저온에서 증착하고 고온에서 열처리한 후 상기 마스크층이 노출되도록 에치백하여 필드산화막을 형성하는 공정을 구비한다. 따라서, 작은 트렌치 내의 절연층에 경계면이 형성되어 있지 않으므로 에치백 또는 세정 공정시 과도 식각되지 않으므로 이 후에 게이트 형성시 필드산화막 상에 도전성 물질이 잔류되는 것을 방지할 수 있다.

Description

반도체장치의 소자격리방법
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 패드산화막(pad oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막을 형성한다. 상기에서 필드산화막은 반도체기판의 수직방향으로 성장할 뿐만 아니라 산화체(Oxidant : O2)가 패드산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.
이와 같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)이라 한다. 이러한 버드 비크의 길이는 필드 산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자의 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 패드산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 패드산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 트렌치 소자분리(trench isolation) 기술이 개발되었다. BOX형 소자격리 기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정 실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 에치 백(etch back)하여 펑탄한 표면을 얻을 수 있다.
도1a 내지 도1c는 종래 기술에 따른 소자격리방법을 도시하는 공정도이다.
도1a를 참조하면,반도체기판(11) 상에 열산화 방법으로 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다. 그리고, 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)의 소자격리영역이 노출되도록 마스크층(15) 및 버퍼산화막(13)을 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다.
도1b를 참조하면, 반도체기판(11)의 노출된 소자격리영역을 건식 식각 방법으로 소정 깊이로 식각하여 트렌치(17)를 형성한다. 그리고, 상술한 구조의 전 표면에 산화실리콘을 CVD 방법으로 트렌치(17)가 채워지도록 증착하여 절연층(19)을 형성한다. 이때, 작은 영역의 트렌치(17)에서 절연층(19)이 측면으로부터 각각 증착되므로 표면이 접촉하게 되어 경계면(seam)이 나타나게 된다. 또한, 절연층(19)은 넓은 영역의 트렌치(17)에서 표면을 따라 증착되므로 오목하게 형성된다. 그리고, 절연층(19)의 표면에 감광막 또는 SOG(Spin On Glass) 등을 도포하여 평탄화층(21)을 형성한다.
도1c를 참조하면 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)방법이나 화학-기계적연마(Chemical Mechanical Polishing : 이하, CMP라 칭함)방법으로 평탄화층(21)과 절연층(19)의 식각 속도가 같도록 에치 백한다. 이때, 트렌치(17) 내에 잔류하는 절연층(19)은 필드산화막이 된다. 그리고, 마스크층(15) 및 패드산화막(13)을 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다.
그러나, 상술한 종래의 반도체장치의 소자격리방법은 에치 백 또는 세정 공정시 작은 트렌치 내의 절연층에 형성된 경계면을 따라 쉽게 손상되어 홈이 형성되는데, 이러한 홈은 이 후 공정인 게이트 형성시 도전성 물질이 잔류하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 게이트 형성시 필드산화막 상에 도전성 물질이 잔류되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상의 소정 부분을 덮는 마스크층을 형성하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 소자격리영역을 식각하여 트렌치를 형성하는 공정과, 상기 트레치 내에 확산방지층을 형성하는 공정과, 상기 마스크층 상에 상기 트렌치를 채우도록 USG(Undopd Silicate Glass)를 저온에서 증착하고 고온에서 열처리한 후 상기 마스크층이 노출되도록 에치백하여 필드산화막을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도1a 내지 도1c는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정도
도2a 내지 도2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정도
도2a 내지 도2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정도이다.
도2a를 참조하면, 반도체기판(31) 상에 열산화 방법에 의애 버퍼산화막(33)을 형성하고, 이 버퍼산화막(33) 상에 CVD 방법에 의해 질화실리콘을 증착하여 마스크층(35)을 형성한다. 그리고, 마스크층(35) 및 버퍼산화막(33)을 반도체기판(31)의 소자격리영역이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
도2b를 참조하면, 반도체기판(31)의 노출된 소자격리영역을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성 식각 방법으로 소정 깊이로 식각하여 트렌치(37)를 형성한다. 이때, 반도체기판(31)의 활성영역은 마스크층(35)에 의해 식각되지 않는다. 그리고, N2O, NO 또는 NO2등의 질소(N2)와 산소(O2)가 함유된 화합물 가스나, NH3와 O2의 혼합 가스 상태에서 열을 가하여 트렌치(37) 내부 표면에 질화실리콘막(Si3N4) 또는 산화질화실리콘막(SiOXNY)을 성장시켜 확산방지층(39)을 형성한다. 또한, 확산방지층(39)을 CVD 방법으로 질화실리콘막(Si3N4) 또는 산화질화실리콘막(SiOXNY)을 증착하여 형성할 수도 있다.
도2c를 참조하면, 마스크층(35) 상에 트렌치(37)를 채우도록 USG(Undopd Silicate Glass)를 증착하여 절연층(41)을 형성한다. 상기에서 절연층(41)은 O3와 TEOS(tetraethyl orthosilicate)를 상압에서 350~450℃의 온도로 반응시켜 USG를 증착한 후, 증착된 USG를 H2/O2분위기에서 750~850℃의 온도로 1~5 시간 동안 열처리하여 조밀화(densification)시킨다. 이때, 절연층(41)을 이루는 USG가 유동성이 양호하므로 증착시 표면에서 흐름이 발생되므로 표면이 평탄해지며 작은 영영의 트렌치(37)에서 절연층(41) 내에 경계면이 형성되는 것을 방지할 수 있다. 또한, 절연층(41) 내에 함유된 불순물은 열처리시 확산되어 대부분 반도체기판(31)의 외부로 배출되어 절연층(41) 내에 잔류 량이 감소된다. 이때, 불순물은 고온에서 장시간 동안 열처리하므로 반도체기판(31) 쪽으로도 확산되는데, 확산방지층(39)은 불순물이 반도체기판(31) 내로 확산되는 것을 방지한다.
도2d를 참조하면, 절연층(41)을 반응성이온식각(Reactive Ion Ething :이하, RIE라 칭함) 방법이나 화학-기계적연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법으로 마스크층(35)이 노출되도록 에치 백한다. 상기에서 트렌치(37) 내에 잔류하는 절연층(41)은 필드산화막이 된다. 이때, 작은 트렌치(37)내의 절연층 (41)에 경계면이 형성되어 있지 않으므로 홈이 형성되는 것을 방지된다. 그리고, 마스크층(35) 및 버퍼산화막(33)을 순차적으로 제거하여 반도체기판(31)의 활성영역을 노출시킨다.
따라서, 본 발명은 작은 트렌치 내의 절연층에 경계면이 형성되어 있지 않으므로 에치백 또는 세정 공정시 과도 식각되지 않으므로 이 후에 게이트 형성시 필드 산화막 상에 도전성 물질이 잔류되는 것을 방지할 수 있는 잇점이 있다.

Claims (6)

  1. 반도체기판 상의 소정 부분을 덮는 마스크층을 형성하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 소자격리영역을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 내에 확산방지층을 형성하는 공정과, 상기 마스크층 상에 상기 트렌치를 채우도록 USG(Undopd Silicate Glass)를 저온에서 증착하고 고온에서 열처리한 후 상기 마스크층이 노출되도록 에치백하여 필드산화막을 형성하는 공정을 구비하는 반도체장치의 소자격리방법.
  2. 청구항 1에 있어서, 상기 확산방지층을 질화실리콘막(Si3N4) 또는 산화질화실리콘막(SiOXNY)으로 형성하는 반도체장치의 소자격리방법.
  3. 청구항 2에 있어서, 상기 확산방지층을 N2O, NO 또는 NO2의 화합물 가스 상태에서, 또는, NH3와 O2의 혼합 가스 상태에서 열을 가하여 형성하는 반도체장치의 소자격리방법.
  4. 청구항 2에 있어서, 상기 확산방지층을 질화실리콘막(Si3N4) 또는 산화질화실리콘막(SiOXNY)을 CVD 방법으로 증착하여 형성하는 반도체장치의 소자격리방법.
  5. 청구항 1에 있어서, 상기 절연층을 O3와 TEOS(tetraethyl orthosilicate)를 상압에서 350~450℃의 온도로 반응시켜 형성하는 반도체장치의 소자격리방법.
  6. 청구항 5에 있어서, 상기 절연층을 H2/O2분위기에서 750~850℃의 온도로 1~5 시간 열처리하는 반도체장치의 소자격리방법.
KR1019970033067A 1997-07-16 1997-07-16 반도체장치의 소자격리방법 KR100242385B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970033067A KR100242385B1 (ko) 1997-07-16 1997-07-16 반도체장치의 소자격리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970033067A KR100242385B1 (ko) 1997-07-16 1997-07-16 반도체장치의 소자격리방법

Publications (2)

Publication Number Publication Date
KR19990010307A true KR19990010307A (ko) 1999-02-18
KR100242385B1 KR100242385B1 (ko) 2000-03-02

Family

ID=19514629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970033067A KR100242385B1 (ko) 1997-07-16 1997-07-16 반도체장치의 소자격리방법

Country Status (1)

Country Link
KR (1) KR100242385B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100461330B1 (ko) * 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
KR100564988B1 (ko) * 1999-12-22 2006-03-28 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR100671155B1 (ko) * 2001-06-26 2007-01-17 매그나칩 반도체 유한회사 반도체 장치의 소자분리막 형성 방법
KR100753104B1 (ko) * 2006-06-29 2007-08-31 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3132111B2 (ja) * 1991-11-29 2001-02-05 ソニー株式会社 半導体装置の製造方法及びこれに用いるポリッシュパッド

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564988B1 (ko) * 1999-12-22 2006-03-28 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR100671155B1 (ko) * 2001-06-26 2007-01-17 매그나칩 반도체 유한회사 반도체 장치의 소자분리막 형성 방법
KR100461330B1 (ko) * 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
KR100753104B1 (ko) * 2006-06-29 2007-08-31 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성 방법

Also Published As

Publication number Publication date
KR100242385B1 (ko) 2000-03-02

Similar Documents

Publication Publication Date Title
US6326282B1 (en) Method of forming trench isolation in a semiconductor device and structure formed thereby
US6140242A (en) Method of forming an isolation trench in a semiconductor device including annealing at an increased temperature
US20040209479A1 (en) Semiconductor device having trench isolation layer and a method of forming the same
US6875670B2 (en) Trench isolation method
KR100242385B1 (ko) 반도체장치의 소자격리방법
KR100568259B1 (ko) 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
KR100226501B1 (ko) 반도체장치의 소자격리방법
KR100242526B1 (ko) 반도체장치의 소자격리방법
KR100226500B1 (ko) 반도체장치의 소자격리방법
KR100492790B1 (ko) 반도체소자의소자분리절연막형성방법
KR100344765B1 (ko) 반도체장치의 소자격리방법
KR100246198B1 (ko) 반도체장치의 소자격리방법
KR19990010247A (ko) 반도체장치의 소자격리방법
KR19990070373A (ko) 반도체장치의 소자격리방법
KR19990000764A (ko) 반도체장치의 소자격리방법
KR100474588B1 (ko) 반도체장치의소자격리방법
KR100361520B1 (ko) 반도체장치의 소자격리방법
KR100242523B1 (ko) 반도체장치의 소자격리방법
KR19990048786A (ko) 반도체소자의 소자분리막 형성방법
KR20000015298A (ko) 반도체장치의 소자격리방법
KR19990038190A (ko) 반도체장치의 소자격리방법
KR20000019068A (ko) 반도체장치의 소자격리방법
KR100419873B1 (ko) 반도체소자의 격리방법
KR19990039742A (ko) 반도체장치의 소자격리방법
KR100595859B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071025

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee