KR20000019068A - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서 반도체기판 상에 마스크층을 형성하고 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 노출된 부분을 경사 식각하여 트렌치를 형성하는 공정과, 상기 트렌치의 내부 표면에 질화 처리하여 라이너층을 형성하는 공정과, 상기 트렌치 내부를 채우는 필드산화막을 형성하는 공정을 구비한다. 따라서, 트렌치 내부의 경사면에 댕글링 본드의 수를 감소하여 누설 전류를 감소할 수 있다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치에서 큰 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 패드산화막(pad oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막를 형성한다. 상기에서 산화시 산소(O2)가 패드산화막을 따라 수평 방향으로도 확산되므로 필드산화막이 반도체기판의 수직 방향으로 성장할 뿐만 아니라 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.
이와같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)이라 한다. 이러한 버드 비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 얇은 두께의 필드산화막은 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 패드산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 패드산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 집적도를 향상시키는 데 한계가 있어 초대규모의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 패드산화막(13)을 형성하고, 이 패드산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다.
그리고, 마스크층(15) 및 패드산화막(13)을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
도 1b를 참조하면, 마스크층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 경사 식각하여 트렌치(17)를 형성한다. 상기에서 트렌치(17)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 식각하여 형성한다. 이 때, 반도체기판(11)이 <100>면이면 트렌치(17) 내의 경사면은 <111>면이 되어 댕글링 본드(Dangling bond)의 수가 증가된다. 또한, 트렌치(17) 내의 표면은 식각에 의해 손상되어 거칠어진다.
도 1c를 참조하면, 트렌치(17) 내부 표면에 열산화에 의해 산화막으로 이루어진 라이너층(liner layer : 19)을 형성한다. 상기 라이너층(19)은 트렌치(17)의 손상되어 거칠어진 표면을 평탄하게 하면서 댕글링 본드의 수를 감소시킨다.
도 1d를 참조하면, 마스크층(15) 상에 산화실리콘을 트렌치(17)를 채우도록 CVD 방법으로 증착한다. 그리고, 산화실리콘을 마스크층(15)이 노출되어 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 트렌치(17) 내에만 잔류되도록 에치 백하여 한다. 소자를 분리하는 필드산화막(21)을 형성한다.
도 2는 종래 기술에 따른 트렌치(17) 내의 반도체기판(11)-라이너층(19) 계면의 댕글링 본드를 도시하는 상태도이다.
상기에서 반도체기판(11)은 트렌치(17)를 형성할 때 경사면에 댕글링 본드의 수가 증가된다. 그러므로, 도 1c와 같이 트렌치(17) 내에 라이너층(19)을 형성하면 반도체기판(11)을 이루는 실리콘 원자의 댕글링 본드에 산소의 원자이 결합된다. 따라서, 반도체기판(11)을 이루는 실리콘 원자의 댕글링 본드의 수가 감소되어 소자 동작시 반도체기판(11)과 라이너층(19)의 계면을 통해 흐르는 누설 전류를 감소한다.
그러나, 상술한 종래의 반도체장치의 소자격리방법은 산소 원자의 크기가 크므로 실리콘 원자의 댕글링 본드와 충분히 결합되지 않고 잔여 댕글링 본드의 수가 많아 누설 전류를 감소하기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 트렌치 내부의 경사면에 댕글링 본드의 수를 감소하여 누설 전류를 감소할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상에 마스크층을 형성하고 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 노출된 부분을 경사 식각하여 트렌치를 형성하는 공정과, 상기 트렌치의 내부 표면에 질화 처리하여 라이너층을 형성하는 공정과, 상기 트렌치 내부를 채우는 필드산화막을 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정도
도 2는 종래 기술에 따른 트렌치 내의 반도체기판-라이너층 계면의 댕글링 본드를 도시하는 상태도
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정도
도 4는 본 발명에 따른 트렌치 내의 반도체기판-라이너층 계면의 댕글링 본드를 도시하는 상태도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 얕은 트렌치를 이용한 반도체장치의 소자격리방법을 도시하는 공정도이다.
도 3a를 참조하면, 반도체기판(31) 상에 열산화 방법으로 패드산화막(33)을 형성하고, 이 패드산화막(33) 상에 CVD 방법으로 질화실리콘을 증착하여 마스크층(35)을 형성한다.
그리고, 마스크층(35) 및 패드산화막(33)을 포토리쏘그래피 방법으로 반도체기판(31)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
도 3b를 참조하면, 마스크층(35)을 마스크로 사용하여 반도체기판(31)의 노출된 부분, 즉, 소자격리영역을 소정 깊이로 경사 식각하여 트렌치(37)를 형성한다. 상기에서 트렌치(37)는 RIE 또는 플라즈마 식각 등으로 경사각을 갖도록 식각하므로써 형성된다. 이 때, 반도체기판(31)이 <100>면이면 트렌치(37) 내의 경사면은 <111>면이 되어 댕글링 본드의 수가 증가되며, 또한, 트렌치(37) 내의 표면은 식각에 의해 손상되어 거칠어진다.
트렌치(37) 내부 표면에 열산화에 의해 희생산화막(39)을 형성한다. 상기 희생산화막(39)은 트렌치(37) 형성시 발생된 표면의 손상을 완화시킨다.
도 3c를 참조하면, 희생산화막(39)을 습식 식각 방법으로 제거한다. 이 때, 트렌치(37)의 표면에 형성된 손상도 제거되므로 이 트렌치(37)의 표면은 평탄해진다.
도 3d를 참조하면, 트렌치(37) 내의 표면에 라이너층(41)을 형성한다. 상기에서 라이너층(41)은 질화실리콘막으로 이루어지는 데, 이는 NH3분위기에서 트렌치(37)의 표면을 질화하므로써 형성된다. 또한, 라이너층(41)을 트렌치(37)의 표면을 산화하여 산화막을 형성한 후 이 산화막과 트렌치(37)의 계면을 질화하여 질화막을 형성한 질화실리콘막/산화실리콘막의 이중 막으로 형성할 수도 있다. 상기에서 라이너층(41)은 트렌치(37) 내의 평탄한 표면 상에 형성되므로 균일한 두께로 형성된다.
도 3e를 참조하면, 마스크층(35) 및 라이너층(41) 상에 산화실리콘을 CVD 방법으로 트렌치(27)를 채우도록 증착한다. 그리고, 산화실리콘을 마스크층(25)이 노출되어 CMP 방법 또는 RIE 방법으로 에치 백하여 트렌치(27) 내에만 잔류되도록 한다. 이 때, 트렌치(27) 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(43)이 된다.
도 4는 본 발명에 따른 트렌치(37) 내의 반도체기판(31)-라이너층(41) 계면의 댕글링 본드를 도시하는 상태도이다.
상기에서 반도체기판(31)은 트렌치(37)를 형성할 때 경사면에 댕글링 본드의 수가 증가된다. 그러므로, 도 3d와 같이 트렌치(37) 내에 라이너층(41)을 형성하면 반도체기판(31)을 이루는 실리콘 원자의 댕글링 본드에 질소의 원자이 결합된다. 이 때, 질소 원자는 산소 원자 보다 크기가 작고 결합력이 크다. 그러므로, 반도체기판(31)을 이루는 실리콘 원자의 댕글링 본드에 산소 원자의 수 보다 많은 수의 질소의 원자가 결합된다. 따라서, 반도체기판(31)을 이루는 실리콘 원자의 댕글링 본드의 수가 감소되어 소자 동작시 반도체기판(11)과 라이너층(19)의 계면을 통해 흐르는 누설 전류를 감소한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 소자격리방법은 트렌치 내의 경사면에 발생된 댕글링 본드에 원자의 크기가 작고 결합력이 큰 질소 원자가 결합되도록 질화 방법을 포함하는 공정을 진행하여 트렌치 내의 표면에 질화실리콘 계열의 라이너층을 형성하여 댕글링 본드 수를 감소한다.
따라서, 본 발명은 트렌치 내부의 경사면에 댕글링 본드의 수를 감소하여 누설 전류를 감소할 수 있는 잇점이 있다.
Claims (4)
- 반도체기판 상에 마스크층을 형성하고 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과,상기 반도체기판의 노출된 부분을 경사 식각하여 트렌치를 형성하는 공정과,상기 트렌치의 내부 표면에 질화 처리하여 라이너층을 형성하는 공정과,상기 트렌치 내부를 채우는 필드산화막을 형성하는 공정을 구비하는 반도체장치의 소자격리방법.
- 청구항 1에 있어서 상기 트렌치의 내부 표면에 희생산화막을 형성하고 제거하는 공정을 더 구비하는 반도체장치의 소자격리방법.
- 청구항 2에 있어서 상기 희생산화막을 습식 식각하여 제거하는 반도체장치의 소자격리방법.
- 청구항 1에 있어서 상기 트렌치 내부 표면을 질화 처리하기 전에 산화 처리하는 공정을 더 구비하여 상기 라이너층을 형성하는반도체장치의 소자격리방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100674903B1 (ko) * | 2001-01-13 | 2007-01-26 | 삼성전자주식회사 | 반도체 소자의 트렌치 소자분리막 형성방법 |
| KR100755056B1 (ko) * | 2005-03-17 | 2007-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리막 형성방법 |
| KR100905997B1 (ko) * | 2002-12-30 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
-
1998
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674903B1 (ko) * | 2001-01-13 | 2007-01-26 | 삼성전자주식회사 | 반도체 소자의 트렌치 소자분리막 형성방법 |
| KR100905997B1 (ko) * | 2002-12-30 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| KR100755056B1 (ko) * | 2005-03-17 | 2007-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리막 형성방법 |
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