KR100226500B1 - 반도체장치의 소자격리방법 - Google Patents
반도체장치의 소자격리방법 Download PDFInfo
- Publication number
- KR100226500B1 KR100226500B1 KR1019970017461A KR19970017461A KR100226500B1 KR 100226500 B1 KR100226500 B1 KR 100226500B1 KR 1019970017461 A KR1019970017461 A KR 1019970017461A KR 19970017461 A KR19970017461 A KR 19970017461A KR 100226500 B1 KR100226500 B1 KR 100226500B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- mask layer
- semiconductor substrate
- device isolation
- liner
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서 반도체기판 상에 소정 부분을 노출시키는 마스크 층을 형성하는 공정과, 상기 마스크층을 식각 마스크로 사용하여 상기 반도체 기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내부 표면에 라이너를 형성하고 상기 라이너 상에 상기 트렌치를 채우는 소자분리절연막을 형성하는 공정과, 상기 트렌치 상부 측면에 형성된 라이너를 산화하는 공정과, 상기 마스크층을 제거하는 공정을 구비한다. 따라서, 트렌치 내의 소자분리절연막이 부피 증가를 방지하여 스트레스의 발생을 감소할 수 있고, 트렌치 측면의 상부에 공간이 형성되는 것을 방지하므로 게이트 형성시 도전물이 잔류하지 않도록 하여 소자의 신뢰성이 저하되는 것을 방지할 수 있으며, 또한, 반도체기판의 트렌치 모서리를 둥글게 형성하므로 전계가 집중되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 트렌치를 이용하여 소자격리영역의 증가에 따른 활성영역이 감소되는 것을 방지할 수 있는 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반즉으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 패드산화막(pad oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막을 형성한다. 상기에서 필드산화막은 반도체기판의 수직방향으로 성장할 뿐만 아니라 산화체(Oxidant : O2)가 패드산화막을 따라 수평방향으로도 확산되므로 질화막의 패턴엣지(edage) 밑으로 성장되게 되는 특징을 갖는다.
이와 같이 필드산화막이 활성영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)라 한다. 이러한 버즈 비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성영역의 크기가 감소되는 것을 줄이기 위하여는 버즈비키의 길이를 최소화하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 패드산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Ploy Si Buffered LOCOS), 패드산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고 반도체기판 내에 필드산화막을 형성시키는 Recessed Oxide LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256 M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 트렌치 소자분리(trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하 CVD라 칭함) 방법으로 산화막을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역이 손실되는 것을 방지할 수 있으며, 또한, 트렌치 내에 산화막을 매립하고 에치 백(etch back)하므로 평탄한 표면을 얻을 수 있다.
도 1(a) 내지 (d)는 종래 기술에 따른 소자격리방법을 도시하는 공정도이다.
도 1(a)를 참조하면, 반도체기판(11) 상에 열산화에 의해 제 1 마스크층(13)을 형성하고, 이 제 1 마스크층(13) 상에 CVD 방법으로 질화실리콘을 증착하여 제 2 마스크층(15)을 형성한다. 제 1 및 제 2 마스크층(13)(15)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)이 노출되도록 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다. 그리고, 제 1 및 제 2 마스크층(13)(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 건식 식각하여 트렌치(17)를 형성한다.
도 1(b)를 참조하면, 제 1 및 제 2 마스크층(13)(15)을 제거한다. 그리고, 트렌치(17) 내부를 포함하는 반도체기판(11)의 표면에 제 1, 제 2 및 제 3 절연막(19)(21)(23)을 순차적으로 형성한다. 상기에서 제 1 절연막(19)을 트렌치(17) 내부를 포함하는 반도체기판(11)을 열산화시켜 형성하고, 제 2 절연막(21)을 질화실리콘을 CVD 방법으로 증착하여 형성하고, 제 3 절연막(23)을 산화실리콘을 CVD 방법으로 증착하여 형성한다.
도 1(c)를 참조하면, 제 3 절연막(23) 상에 트렌치(17)를 채우도록 다결정실리콘 또는 비정질실리콘을 증착한다. 그리고, 다결정실리콘 또는 비정질실리콘을 트렌치(17) 내부에만 잔류하도록 외부에 증착된 것을 화학기계연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법으로 제거하여 필러(filler : 25)를 형성한다. 상기에서 다결정실리콘 또는 비정질실리콘을 CMP하여 필러(25)를 형성할 때 트렌치(17) 외부의 제 3 절연막(23)이 제거되어 제 2 절연말(21)이 노출되도록 한다. 그리고, 필러(25)의 상부를 열산화하여 소자분리절연막(27)을 형성한다. 이 때, 제 2 절연막(21)은 제 1 절연막(19)이 산화가 진행되는 것을 방지한다.
도 1(d)를 참조하면, 제 2 및 제 1 절연막(21)(19)을 CMP 방법으로 순차적으로 제거하여 반도체기판(11)을 노출시킨다. 상기에서 제 2 절연막(21)과 제 1 절연막(19)의 식각선택비가 다르므로 제 2 절연막(21)을 과도식각(over etch)하여 완전히 제거한 후 제 1 절연막(19)을 제거한다. 이 때, 소자분리절연막(27)의 반도체기판(11)보다 높은 부분도 제거된다.
그러나, 상술한 종래의 반도체장치의 소자격리방법은 트렌치를 채우는 필러를 산화시킬 때 부피의 증가로 인해 스트레스가 발생되는 문제점이 있었다. 또한, 트렌치 외부에 형성된 제 2 및 제 1 절연막을 제거할 때 제 2 절연막을 완전히 제거하기 위한 과도 식각에 의해 트렌치 측면 상부의 제 2 절연막도 제거되어 공간이 형성되어 이 후 게이트 형성시 도전물이 잔류하게 되므로 소자의 신뢰성이 저하되는 문제점이 있었다. 그리고 트렌치에 의해 반도체 기판이 날카롭게 형성되어 전계가 집중되는 문제점이 있었다.
따라서, 본 발명의 목적은 스트레스의 발생을 감소할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
본 발명의 다른 목적은 트렌치 측면의 상부에 공간이 형성되는 것을 방지하여 게이트 형성시 도전물이 잔류하지 않도록 하여 소자의 신뢰성이 저하되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체기판의 트렌치 모서리에 전계가 집중되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상에 소정 부분을 노출시키는 마스크층을 형성하는 공정과, 상기 마스크층을 식각 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내부 표면에 라이너를 형성하고 상기 라이너 상에 상기 트렌치를 채우는 소자분리절연막을 형성하는 공정과, 상기 트렌치 상부 측면에 형성된 라이너를 산화하는 공정과, 상기 마스크층을 제거하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1a도 내지 d도는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정도
제2a도 내지 d도는 본 발명의 일 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도
제3a도 내지 d도는 본 발명의 다른 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도
도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 제 1 마스크층
35 : 제 2 마스크층 36 : 제 3 마스크층
37 : 트렌치 39 : 라이너
41 : 소자분리절연막
도 2(a) 내지 (d)는 본 발명의 일 실시예에 따른 소자격리방법을 도시하는 공정도이다.
도 2(a)를 참조하면, 반도체기판(31) 상에 열산화에 의해 제 1 마스크층(33)을 형성하고, 이 제 1 마스크층(33)상에 CVD 방법으로 질화실리콘을 증착하여 제 2 마스크층(35)을 형성한다. 제 1 및 제 2 마스크층(33)(35)의 소정 부분을 포토리쏘그래피 방법으로 반도체기판(31)이 노출되도록 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다. 그리고, 제 1 및 제 2 마스크층(33)(35)을 마스크로 사용하여 반도체기판(31)의 노출된 소자격리영역을 소정 깊이로 건식 식각하여 트렌치(37)를 형성한다.
도 2(b)를 참조하면, 트렌치(37) 내부 및 제 2 마스크층(35)의 표면에 다결정실리콘 또는 비정질실리콘을 CVD 방법으로 증착하여 라이녀(liner : 39)를 형성한다. 그리고 라이너(39)상에 산화실리콘을 CVD 방법으로 트렌치(37) 내부를 채우도록 증착한 후 CMP방법으로 제 2 마스크층(35)이 노출되도록 소자분리절연막(41)을 형성한다.
도 2(c)를 참조하면, 제 1 및 제 2 마스크층(33)(35)의 측면을 포함하는 트렌치(37) 상부 측면에 형성된 라이너(39)를 산화시킨다. 이 때, 라이너(39)의 산화에 의해 부피가 증가되어 발생되는 버즈 빅(bird's beak)이 반도체기판(31)의 트렌치(37)에 의한 모서리를 둥글게 하므로 전계가 집중되는 것을 방지한다. 상기에서, 트렌치(37)의 내부에 산화실리콘이 채워져 소자분리절연막(41)이 형성된 상태에서 트렌치(37) 상부 측면에 얇게 형성된 라이너(39)를 산화시키므로 부피의 증가가 크지 않아 스트레스가 증가하는 것이 억제된다.
도 2(d)를 참조하면, 제 2 및 제 1 마스크층(35)(33)을 CMP 방법으로 순차적으로 제거하여 반도체기판(31)을 노출시킨다. 상기에서 산화실리콘으로 이루어진 제 1 마스크층(33) 및 소자분리절연막(41)은 산화실리콘으로 이루어진 제 2 마스크층(35)과 식각 선택비가 다르다. 그러므로, 제 2 마스크층(35)을 완전히 제거하기 위해 과도식각하여도 제 1 마스크층(33) 및 소자분리절연막(41)의 식각 속도가 늦어 트렌치(37) 측면의 상부에 공간이 형성되는 것을 방지한다.
도 3(a) 내지 (d)는 본 발명의 다른 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도이다.
도 3(a)를 참조하면, 반도체기판(31) 상에 열산화에 의해 제 1 마스크층(33)을 형성하고, 제 1 마스크층(33) 상에 CVD 방법으로 질화실리콘과 다결정실리콘 또는 비정질실리콘을 순차적으로 증착하여 제 2 및 제 3 마스크(35)(36)을 형성한다. 제 1, 제 2 및 제 3 마스크층(33)(35)(36)의 소정 부분을 포토리쏘그래피 방법으로 반도체기판(31)이 노출되도록 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다. 그리고, 제 1, 제 2, 제 3 마스크층(33)(35)(36)을 마스크로 사용하여 반도체기판(31)의 노출된 소자격리영역을 소정 깊이로 건식 식각하여 트렌치(37)를 형성한다.
도 3(b)를 참조하면, 트렌치(37) 내부 및 제 3 마스크층(36)의 표면에 다결정실리콘 또는 비정질실리콘을 (CVD) 방법으로 증착하여 라이너(liner : 39)를 형성한다. 그리고, 라이너(39) 상에 산화실리콘을 CVD 방법으로 트렌치(37) 내부를 채우도록 증착한 후 CMP 방법으로 제 2 마스크층(35)이 노출되도록 제거하여 소자분리절연막(41)을 형성한다.
도 3(c)를 참조하면, 제 1, 제 2 및 제 3 마스크층(33)(35)(36)의 측면을 포함하는 트렌치(37) 상부 측면에 형성된 라이너(39)를 산화시킨다. 이 때, 라이너(39)의 산화에 의해 부피가 증가되어 발생하는 버즈 빅(bird's beak)이 반도체기판(31)이 트렌치(37)에 의한 모서리를 둥글게 하므로 전계가 집중되는 것을 방지한다. 상기에서, 트렌치(37)의 내부에 산화실리콘이 채워져 소자분리절연막(41)이 형성된 상태에서 트렌치(37) 상부 측면에 얇게 형성된 라이너(39)를 산화시키므로 부피의 증가가 크지 않아 스트레스가 증가되는 것이 억제된다.
도 3(d)를 참조하면, 제 3, 제 2, 및 제 1 마스크층(36)(35)(33)을 CMP 방법으로 순차적으로 제거하여 반도체기판(31)을 노출시킨다. 이 때, 산화실리콘으로 이루어진 제 1 마스크층(33) 및 소자분리절연막(41)이 다결정실리콘 또는 비정질실리콘으로 이루어진 제 3 마스크층(36)과 질화실리콘으로 이루어진 제 2 마스크층(35) 보다 식각 속도가 늦도록 한다. 그러므로, 소자분리절연막(41)이 반도체기판(31)의 표면보다 높도록 형성하여 디쉬(dishing)현상을 방지한다.
따라서, 본 발명은 트렌치 내의 소자분리절연막이 부피 증가를 방지하여 스트레스의 발생을 감소할 수 있으며, 트렌치 측면의 상부에 공간이 형성되는 것을 방지하므로 게이트 형성시 도전물이 잔류하지 않도록 하여 소자의 신뢰성이 저하되는 것을 방지할 수 있는 잇점이 있다. 또한, 반도체기판의 트렌치 모서리를 둥글게 형성하므로 전계가 집중되는 것을 방지할 수 있는 잇점이 있다.
Claims (4)
- 반도체기판 상에 소정 부분을 노출시키는 마스크층을 형성하는 공정과, 상기 마스크층을 식각 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내부 표면에 라이너를 형성하고 상기 라이너 상에 상기 트렌치를 채우는 소자분리절연막을 형성하는 공정과, 상기 트렌치 상부 측면에 형성된 라이너를 산화하는 공정과, 상기 마스크층을 제거하는 공정을 구비하는 반도체장치의 소자격리방법.
- 청구항1에 있어서, 상기 마스크층을 열산화막으로 이루어진 제 1 마스크층과 질화실리콘으로 이루어진 제 2 마스크층으로 형성하는 반도체장치의 소자격리방법.
- 청구항2에 있어서, 상기 제 2 마스크층 상에 다결정실리콘 또는 비정질실리콘으로 이루어지는 제 3 마스크층을 형성하는 공정을 더 구비하는 반도체장치의 소자격리방법.
- 청구항1에 있어서, 상기 라이너를 다결정실리콘 또는 비정질실리콘으로 형성하는 반도체장치의 소자격리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970017461A KR100226500B1 (ko) | 1997-05-07 | 1997-05-07 | 반도체장치의 소자격리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970017461A KR100226500B1 (ko) | 1997-05-07 | 1997-05-07 | 반도체장치의 소자격리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980082502A KR19980082502A (ko) | 1998-12-05 |
| KR100226500B1 true KR100226500B1 (ko) | 1999-10-15 |
Family
ID=19505034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970017461A KR100226500B1 (ko) | 1997-05-07 | 1997-05-07 | 반도체장치의 소자격리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226500B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335007B1 (ko) * | 1999-08-11 | 2002-05-02 | 후 훙-치우 | 얕은 트렌치 격리 구조의 제조 방법 |
| CN116344623B (zh) * | 2023-05-30 | 2023-08-22 | 粤芯半导体技术股份有限公司 | 高压mos器件及其制备方法 |
-
1997
- 1997-05-07 KR KR1019970017461A patent/KR100226500B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980082502A (ko) | 1998-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100312943B1 (ko) | 반도체장치 및 그의 제조방법 | |
| KR100249025B1 (ko) | 반도체장치의 소자분리방법 | |
| KR100226501B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100226500B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100596876B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100242385B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100242526B1 (ko) | 반도체장치의 소자격리방법 | |
| KR19990070373A (ko) | 반도체장치의 소자격리방법 | |
| KR100271802B1 (ko) | 반도체장치의소자격리방법 | |
| KR19990000764A (ko) | 반도체장치의 소자격리방법 | |
| KR100242523B1 (ko) | 반도체장치의 소자격리방법 | |
| KR19990081483A (ko) | 반도체장치의 소자 격리 방법 | |
| KR100232522B1 (ko) | 반도체장치의 소자격리막 형성방법 | |
| KR19990039742A (ko) | 반도체장치의 소자격리방법 | |
| KR20000019068A (ko) | 반도체장치의 소자격리방법 | |
| KR100246198B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100474588B1 (ko) | 반도체장치의소자격리방법 | |
| KR19990041569A (ko) | 반도체장치의 소자격리방법 | |
| KR100269623B1 (ko) | 반도체장치의 소자격리방법 | |
| KR19990048259A (ko) | 반도체장치의 소자격리방법 | |
| KR100246190B1 (ko) | 반도체장치의 소자격리방법 | |
| KR19990000762A (ko) | 반도체장치의 소자격리방법 | |
| KR19990010247A (ko) | 반도체장치의 소자격리방법 | |
| KR20030006425A (ko) | 반도체장치의 소자격리영역 및 그의 형성방법 | |
| KR19990047421A (ko) | 반도체장치의 소자격리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070622 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |