KR19990039742A - 반도체장치의 소자격리방법 - Google Patents

Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서 반도체기판 상의 소정 부분을 노출시켜 소자격리영역과 활성영역을 한정하는 마스크층을 형성하는 공정과, 상기 마스크층을 이용하여 상기 반도체기판의 노출된 부분을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 내의 소정 깊이에만 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층을 산화하여 제 1 필드산화막을 형성하는 공정과, 상기 트렌치의 나머지 부분을 채우는 제 2 필드산화막을 형성하고 상기 마스크층을 제거하는 공정을 구비한다. 따라서, 제 1 및 제 2 필드산화막으로 이루어진 필드산화막에 보이드가 형성되는 것을 방지할 수 있다.

Description

반도체장치의 소자격리방법

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다.

반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.

반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.

일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 패드산화막(pad oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막를 형성한다. 상기에서 필드산화막은 반도체기판의 수직 방향으로 성장할 뿐만 아니라 산화체(Oxidant : 0₂)가 패드산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.

이와같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)이라 한다. 이러한 버드 비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.

버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.

따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 패드산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 패드산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.

그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.

따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX (buried oxide)형 트렌치 소자분리(trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.

도 1a 내지 도 1d는 종래 기술에 따른 소자격리방법을 도시하는 공정도이다.

도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 패드산화막(13)을 형성하고, 이 패드산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다. 그리고, 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)의 소자격리영역이 노출되도록 마스크층(15) 및 패드산화막(13)을 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다.

도 1b를 참조하면, 마스크층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 플라즈마 식각방법 또는 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등의 건식 식각 방법으로 소정 깊이로 식각하여 트렌치(16)를 형성한다. 그리고, 트렌치(16)의 표면에 열산화하여 버퍼산화막(17)을 형성하여 식각에 의해 손상된 표면을 양호한 상태로 복구한다.

도 1c를 참조하면, 마스크층(15) 상에 전 표면에 산화실리콘을 CVD 방법으로 트렌치(17)가 채워지도록 증착한다. 그리고, 산화실리콘을 RIE 방법이나 화학-기계적연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법으로 마스크층(15)이 노출되도록 제거한다. 이 때, 트렌치(16) 내에 잔류하는 산화실리콘을 필드산화막(19)이 된다.

도 1d를 참조하면, 마스크층(15) 및 패드산화막(13)을 습식 식각하여 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다. 이 때, 필드산화막(19)의 반도체기판(11) 보다 높은 부분도 제거되어 평탄해진다.

그러나, 상술한 종래에 기술은 필드영역의 크기가 감소됨에 따라 트렌치의 종횡비(aspect ratio)가 증가하므로 트렌치 내에 산화실리콘을 채울 때 보이드가 형성되는 문제점이 있었다.

따라서, 본 발명의 목적은 필드산화막 내에 보이드가 발생되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상의 소정 부분을 노출시켜 소자격리영역과 활성영역을 한정하는 마스크층을 형성하는 공정과, 상기 마스크층을 이용하여 상기 반도체기판의 노출된 부분을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 내의 소정 깊이에만 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층을 산화하여 제 1 필드산화막을 형성하는 공정과, 상기 트렌치의 나머지 부분을 채우는 제 2 필드산화막을 형성하고 상기 마스크층을 제거하는 공정을 구비한다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정도

도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정도

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정도이다.

도 2a를 참조하면, 반도체기판(21) 상에 열산화 방법에 의해 패드산화막(23)을 형성하고, 이 패드산화막(23) 상에 CVD 방법에 의해 질화실리콘을 증착하여 마스크층(25)을 형성한다. 마스크층(25) 및 패드산화막(23)을 반도체기판(21)의 소자격리영역이 노출되도록 포토리쏘그래피 방법으로 패터닝한다.

도 2b를 참조하면, 마스크층(25)을 마스크로 사용하여 반도체기판(21)의 노출된 소자격리영역을 플라즈마 식각방법 또는 RIE 방법 등의 건식 식각 방법으로 소정 깊이로 식각하여 트렌치(27)를 형성한다. 그리고, 트렌치(27)의 표면에 열산화하여 버퍼산화막(29)을 형성하여 식각에 의해 손상된 표면을 양호한 상태로 복구한다.

트렌치(27) 내에 다결정실리콘층(33)을 형성한다. 상기에서 다결정실리콘층(33)은 마스크층(25) 상에 트렌치(27)를 채우도록 불순물이 도핑되지 않은 다결정실리콘을 증착한 후 트렌치(27) 내의 소정 깊이에만 잔류하도록 에치백하므로써 형성된다.

도 2c를 참조하면, 트렌치(27) 내에 잔류하는 다결정실리콘층(33)을 열산화하여 제 1 필드산화막(33)을형성한다. 이 때, 다결정실리콘층(33)에 보이드가 형성되어 있더라도 열산화시 부피가 증가되므로 보이드가 제거된다. 그러므로, 제 1 필드산화막(33) 내에 보이드가 존재하지 않게된다.

마스크층(25) 상에 트렌치(27)의 나머지 부분을 채우도록 산화실리콘을 CVD 방법으로 증착한다. 이 때, 트렌치(27)는 제 1 필드산화막(33)에 의해 종횡비가 감소되므로 산화실리콘 증착시 보이드가 형성되지 않는다. 그리고, 마스크층(25) 상의 산화실리콘을 RIE 방법이나 CMP 방법으로 제거한다. 이 때, 트렌치(27) 내에 잔류하는 산화실리콘은 제 2 필드산화막(35)이 된다.

도 2d를 참조하면, 마스크층(25)을 인산 용액 등의 식각 용액으로 제거한 후, 패드산화막(23)을 불산 용액 등의 식각 용액으로 제거하여 반도체기판(21)을 노출시킨다. 이 때, 패드산화막(23) 식각시 제 2 필드산화막(35)의 반도체기판(21) 보다 높은 부분도 제거되어 평탄해진다.

상술한 바와 같이 본 발명은 다결정실리콘을 열산화하여 제 1 필드산화막을 형성하므로 부피 팽창되어 보이드가 형성되지 않고, 종횡비가 감소된 트렌치 내에 보이드가 형성되지 않도록 산화실리콘을 증착하고 에치백하여 제 2 필드산화막을 형성하여 소자를 격리한다.

따라서, 본 발명은 제 1 및 제 2 필드산화막으로 이루어진 필드산화막에 보이드가 형성되는 것을 방지할 수 있는 잇점이 있다.

Claims (1)

1. 반도체기판 상의 소정 부분을 노출시켜 소자격리영역과 활성영역을 한정하는 마스크층을 형성하는 공정과,

   상기 마스크층을 이용하여 상기 반도체기판의 노출된 부분을 식각하여 트렌치를 형성하는 공정과,

   상기 트렌치 내의 소정 깊이에만 다결정실리콘층을 형성하는 공정과,

   상기 다결정실리콘층을 산화하여 제 1 필드산화막을 형성하는 공정과,

   상기 트렌치의 나머지 부분을 채우는 제 2 필드산화막을 형성하고 상기 마스크층을 제거하는 공정을 구비하는 반도체장치의 소자격리방법.