KR100226501B1 - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서 반도체기판 상에 소자의 필드영역을 노출시키는 제 1 산화막과 질화막을 형성하는 공정과, 상기 질화막을 식각 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 제 1 산화막의 노출된 부분을 소정 부분 식각함과 동시에 상기 질화막의 소정 부분을 등방성식각하는 공정과, 상기 트렌치의 내부 표면 및 상기 질화막의 표면에 다결정실리콘 또는 비정질실리콘을 증착하고 열산화하여 제 2 산화막을 형성하는 공정과, 상기 트렌치 내부를 채우는 필드산화막을 형성하는 공정과, 상기 질화막과 상기 제 1 및 제 2 산화막을 제거하여 상기 반도체기판을 노출시키는 공정을 구비한다. 따라서, 제 2 산화막을 두껍게 형성하므로 제 1 산화막을 제거할 때 트렌치 상부 모서리에서 제 2 산화막이 과도식각되어 함몰되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 트렌치를 이용하여 소자격리영역의 증가에 따른 활성영역이 감소되는 것을 방지할 수 있는 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 패드산화막(pad oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막을 형성한다. 상기에서 필드산화막은 반도체기판의 수직방향으로 성장할 뿐만 아니라 산화제(Oxidant : O2)가 패드산화막을 따라 수평방향으로도 확산되므로 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.
이와 같이 필드산화막이 활성영역을 잠식하는 현상을 그 형상이 새의 부리모양과 유사하여 버즈 비크(Bird's Beak)이라 한다. 이러한 버즈 비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로 활성영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 패드산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 패드산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 Recessed Oxide LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 트렌치 소자분리(trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화막을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역이 손실되는 것을 방지할 수 있으며, 또한, 트렌치 내에 산화막을 매립하고 에치 백(etch back)하므로 평탄한 표면을 얻을 수 있다.
도 1(a) 내지 (d)는 종래 기술에 따른 소자격리방법을 도시하는 공정도이다.
도 1(a)를 참조하면, 반도체기판(11) 상에 열산화에 의해 제 1 산화막(13)을 형성하고, 이 제 1 산화막(13) 상에 CVD 방법으로 질화막(15)을 형성한다. 제 1 산화막 및 질화막(13)(15)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)이 노출되도록 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다. 그리고, 제 1 산화막 및 질화막(13)(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 건식 식각하여 트렌치(17)를 형성한다.
도 1(b)를 참조하면, 트렌치(17) 내부 표면에 열산화 방법으로 제 2 산화막(19)을 형성한다. 이 때, 제 2 산화막(19)은 질화막(15)의 표면에 형성되지 않는다.
도 1(c)를 참조하면, 질화막(15) 상에 트렌치(17)를 채우도록 CVD방법으로 산화실리콘을 증착한다. 그리고, 산화실리콘을 트렌치(17) 내부에만 잔류하도록 질화막(15) 상에 증착된 것을 화학기계연마(Chemical Mechanical Polishing : 이하 CMP라 칭함) 방법으로 제거하여 필드산화막(21)을 형성한다. 상기에서 산화실리콘을 CMP하여 필드산화막(21)을 형성할 때 트렌치(17) 내의 산화실리콘도 제거되어 질화막(15)의 소정 두께, 예를 들면, 1/2 두께 정도까지 식각되도록 한다.
도 1(d)를 참조하면, 질화막(15)을 습식식각 등의 방법으로 제거한다. 그리고, 제 1 산화막(13)을 제거하여 반도체기판(11)을 노출시킨다. 이때, 필드산화막(21)의 반도체기판(11)보다 높은 부분도 식각되어 제거된다.
그러나, 상술한 종래의 반도체장치의 소자격리방법은 필드산화막을 CMP방법으로 평탄화한 후 질화막 및 제 1 산화막을 제거할 때 트렌치 상부 모서리 부분의 산화막이 함몰되는데, 산화막의 함몰에 의해 전계가 집중되어 누설전류가 흐르고 또한, 이 후 게이트 형성시 도전물이 잔류하게 되므로 소자의 신뢰성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 트렌치 상부 모서리에서 산화막이 과도식각되어 함몰되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상에 소자의 필드영역을 노출시키는 제 1 산화막과 질화막을 형성하는 공정과, 상기 질화막을 식각 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 제 1 산화막의 노출된 부분을 소정 부분 식각함과 동시에 상기 질화막의 소정 부분을 등방성식각하는 공정과, 상기 트렌치의 내부 표면 및 상기 질화막의 표면에 다결정실리콘 또는 비정질실리콘을 증착하고 열산화하여 제 2 산화막을 형성하는 공정과, 상기 트렌치 내부를 채우는 필드산화막을 형성하는 공정과, 상기 질화막과 상기 제 1 및 제 2 산화막을 제거하여 상기 반도체기판을 노출시키는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1a도 내지 d도는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정도.
제2a도 내지 e도는 본 발명의 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도.
도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 제 1 산화막
35 : 질화막 37 : 트렌치
39 : 제 2 산화막 41 : 필드산화막
도 2(a) 내지 (e)는 본 발명에 따른 소자격리방법을 도시하는 공정도이다.
도 2(a)를 참조하면, 반도체기판(31) 상에 열산화에 의해 제 1 산화막(33)을 형성하고, 이 제 1 산화막(33) 상에 CVD방법으로 질화막(35)을 형성한다. 그리고, 제 1 산화막 및 질화막(33)(35)의 소정 부분을 포토리쏘그래피 방법으로 반도체기판(31)이 노출되도록 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다. 제 1 산화막 및 질화막(33)(35)을 마스크로 사용하여 반도체기판(31)의 노출된 소자격리영역을 소정 깊이로 건식 식각하여 트렌치(37)를 형성한다.
도 2(b)를 참조하면, 제 1 산화막(33)의 노출된 부분과 질화막(35)을 식각한다. 이 때, 제 1 산화막(33)을 질화막(35)보다 식각 속도가 빠르도록 선택비를 조절하여 등방성식각한다. 그러므로, 트렌치(37) 상부 모서리 부분과 질화막(35) 사이의 간격은 제 1 산화막(33)의 두께보다 크게 된다. 그리고, 트렌치(37)의 내부 표면 및 질화막(35)의 표면에 다결정실리콘 또는 비정질실리콘을 CVD 방법으로 증착하고 열산화하여 제 2 산화막(39)을 형성한다. 상기에서 제 2 산화막(39)은 다결정실리콘 또는 비정질실리콘을 열산화하여 형성하므로 두께가 증가된다.
도 2(c)를 참조하면, 제 2 산화막(39) 상에 트렌치(37)를 채우도록 CVD 방법으로 산화실리콘을 증착한다. 그리고, 질화막(35) 상의 산화실리콘 및 제 2 산화막(39)을 CMP 방법으로 제거한다. 이 때, 산화실리콘을 질화막(35)의 소정 두께, 예를 들면, 1/2 두께 정도까지 제거되어 트렌치(37) 내부에만 잔류되게 하여 필드산화막(41)을 형성한다.
도 2(d)를 참조하면, 질화막(35)을 제 1 및 제 2 산화막(33)(39)이 노출되도록 습식식각 등의 방법으로 제거한다. 이 때, 노출되는 트렌치(37) 상부 모서리의 제 2 산화막(39)은 두껍게 된다.
도 2(e)를 참조하면, 제 1 산화막(33)을 제거하여 반도체기판(31)을 노출시킨다. 이 때, 필드산화막(41) 및 제 2 산화막(39)의 반도체기판(31)보다 높은 부분도 식각되는데 트렌치(37) 상부 모서리 부분에서 제 2 산화막(39)이 두껍기 때문에 하부로 함몰되는 것이 방지된다.
따라서, 본 발명은 제 2 산화막을 두껍게 형성하므로 제 1 산화막을 제거할 때 트렌치 상부 모서리에서 제 2 산화막이 과도식각되어 함몰되는 것을 방지할 수 있는 잇점이 있다.
Claims (2)
- 반도체기판 상에 소자의 필드영역을 노출시키는 제 1 산화막과 질화막을 형성하는 공정과, 상기 질화막을 식각 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 제 1 산화막의 노출된 부분을 소정 부분 식각함과 동시에 상기 질화막의 소정 부분을 등방성식각하는 공정과, 상기 트렌치의 내부 표면 및 상기 질화막의 표면에 다결정실리콘 또는 비정질실리콘을 증착하고 열산화하여 제 2 산화막을 형성하는 공정과, 상기 트렌치 내부를 채우는 필드산화막을 형성하는 공정과, 상기 질화막과 상기 제 1 및 제 2 산화막을 제거하여 상기 반도체기판을 노출시키는 공정을 구비하는 반도체장치의 소자격리방법.
- 청구항1에 있어서, 상기 제 1 산화막을 상기 질화막보다 식각 속도가 빠르도록 선택비를 조절하여 식각하는 반도체장치의 소자격리방법.
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