KR100596876B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 STI 구조의 소자 분리막 형성시 트렌치의 면비를 감소시켜 보이드를 방지하고 갭-필링 특성을 향상시킨 반도체 소자의 소자 분리막 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내부의 반도체 기판 표면을 산화시켜 열산화막을 형성하는 단계와, 상기 트렌치를 포함하는 상기 구조물 전면에 배리어 질화막과 상기 트렌치를 소정 깊이 매립하는 제1 산화막을 순차적으로 형성하는 단계와, 상기 트렌치 내부에 상기 트렌치를 소정 깊이 매립하는 포토레지스트 패턴을 형성하는 단계와, 상기 제1 산화막 및 포토레지스트 패턴을 전면 식각하여 상기 트렌치 하부의 제1 산화막을 노출시키는 단계와, 상기 트렌치를 매립하는 제2 산화막을 상기 구조물 전면에 형성하는 단계와, 상기 제2 산화막을 식각하여 상기 배리어 질화막을 노출시키는 단계 및 상기 배리어 질화막, 패드 질화막 및 패드 산화막을 제거하는 단계를 포함한다.
STI, 소자 분리막, 트렌치

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조의 소자 분리막을 HDP(High Density Plasma) 산화막을 이용하여 형성하는 경우 HDP 산화막을 형성하고 이를 포토레지스트 패턴을 이용하여 리세스함으로써 트렌치의 면비(Aspect Ratio)를 감소시켜 종래의 갭-필링 산화막을 이용하면서도 보이드(void)를 방지하고 갭-필링 특성을 향상시킨 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 소자 분리 영역 및 활성 영역을 정의하는 소자 분리막의 형성 방법 중의 하나로 STI 구조가 제안되었다. 이러한 STI 구조의 소자 분리막을 형성하는 물질로서 HDP CVD 산화막이 사용되는데, 이러한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법은 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다. 도 1a 내지 도 1d를 참조하면, 반도체 기판(10) 상부에 버퍼 산화막(20) 및 질화막(30)을 순차적으로 형성한 후 질화막(30)과 버퍼 산화막(20) 및 반도체 기판(10)을 식각하여 트렌치(50)를 형성한다. 그 다음에, 트렌치(50)의 표면을 산화시켜 산화막(40)을 형성한 후 트렌치(50)를 매립하는 절연막(60)을 상기 구조물의 전면에 형성하고 절연막(60)을 평탄화 식각하여 질화막(30)을 노출시킨 후 질화막(30) 및 버퍼 산화막(20)을 제거하여 소자 분리막(70)을 형성한다.
HDP CVD 산화막은 통상적으로 면비가 약 4.5 이하인 트렌치를 형성하는 경우에만 사용할 수 있으며, 상기 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법은 HDP 산화막의 갭-필링 특성의 한계로 인하여 면비가 5 이상인 트렌치의 경우 내부에 보이드가 발생하고 이로 인하여 누설 전류가 발생하여 소자의 특성이 저하된다는 문제점이 있으며, 따라서, 면비가 5 이상인 85㎚ 이하의 소자에는 사용할 수 없다.
상기 문제점을 해결하기 위하여 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 제1 HDP 산화막을 형성하고 이를 포토레지스트 패턴을 이용하여 리세 스함으로써 트렌치의 면비(Aspect Ratio)를 감소시키고 제2 산화막을 트렌치 내에 형성하여 소자 분리막을 형성함으로써, 면비가 5 이상인 경우에도 종래의 HDP 산화막을 이용하여 보이드가 없으며, 소자 분리 특성이 우수하고 85㎚이하의 소자에서도 사용할 수 있는 반도체 소자의 소자 분리막을 형성하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내부의 반도체 기판 표면을 산화시켜 열산화막을 형성하는 단계와, 상기 트렌치를 포함하는 상기 구조물 전면에 배리어 질화막과 상기 트렌치를 소정 깊이 매립하는 제1 산화막을 순차적으로 형성하는 단계와, 상기 트렌치 내부에 상기 트렌치를 소정 깊이 매립하는 포토레지스트 패턴을 형성하는 단계와, 상기 제1 산화막 및 포토레지스트 패턴을 전면 식각하여 상기 트렌치 하부의 제1 산화막을 노출시키는 단계와, 상기 트렌치를 매립하는 제2 산화막을 상기 구조물 전면에 형성하는 단계와, 상기 제2 산화막을 식각하여 상기 배리어 질화막을 노출시키는 단계 및 상기 배리어 질화막, 패드 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하에서는, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다. 도 2a 내지 도 2h를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한다. 여기서, 패드 산화막(110)의 두께는 30 내지 150Å인 것이 바람직하며, 패드 질화막(120)의 두께는 200 내지 1200Å인 것이 바람직하다.
다음에는, 패드 질화막(120), 패드 산화막(110) 및 반도체 기판(100)을 식각하여 트렌치(130)를 형성한다. 여기서 트렌치(130)는 반도체 기판(100)을 2000 내지 3000Å 정도 식각하여 형성하는 것이 바람직하다.
그 다음에, 트렌치(130) 내부의 반도체 기판(100) 표면을 산화시켜 열산화막(140)을 형성한다. 여기서, 반도체 기판 표면의 산화 공정에 의하여 트렌치의 코너 부분이 라운딩되어 후속 공정에서 형성되는 갭-필링 산화막과 반도체 기판 사이의 인터페이스 전하 트랩 형성을 억제할 수 있다.
다음에는, 트렌치(130)를 포함하는 상기 구조물 전면에 배리어 질화막(150)과 트렌치(130)를 소정 깊이 매립하는 제1 산화막(160)을 순차적으로 형성한다. 여기서, 배리어 질화막(150)은 CVD 방법을 이용하여 50 내지 200Å의 두께로 형성하는 것이 바람직하며, 제1 산화막(160)은 트렌치(130) 하부에서의 두께가 200 내지 1000Å인 HDP 산화막인 것이 바람직하다.
그 다음에, 트렌치(130) 내부에 트렌치(130)를 소정 깊이 매립하는 포토레지스트 패턴(170)을 형성한다. 구체적으로는, 트렌치(130)를 매립하는 포토레지스트막(미도시)을 상기 구조물의 전면에 형성한 후 전면 식각하여 형성한다. 여기서, 포토레지스트 패턴(170)의 두께는 200 내지 1000Å인 것이 바람직하다.
다음에는, 제1 산화막(160) 및 포토레지스트 패턴(130)을 전면식각하여 트렌치(130) 하부의 제1 산화막(165)을 노출시킨다. 여기서, 배리어 질화막(150)이 식각 정지층으로 작용하며, 트렌치(130) 하부의 제1 산화막(165)은 산화막과 포토레지스트 간의 식각 속도 차이에 의하여 중심 부분이 오목하게 된다.
그 다음에, 트렌치(130)를 매립하는 제2 산화막(180)을 바람직하게는 HDP 산화막을 이용하여 상기 구조물 전면에 형성하고 평탄화 식각하여 배리어 질화막(150)을 노출시킨 후 배리어 질화막(150), 패드 질화막(120) 및 패드 산화막(110)을 제거하여 소자 분리막(190)을 형성한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 제1 산화막을 형성하고 이를 포토레지스트 패턴을 이용하여 리세스함으로써 트렌치의 면비(Aspect Ratio)를 감소시키고 제2 산화막을 트렌치 내에 형성하여 소자 분리막을 형성함으로써, 면비가 5 이상인 경우에도 종래의 HDP 산화막을 이용하여 보이드가 없으며, 소자 분리 특성이 우수하고 85㎚이하의 소자에서도 사용할 수 있는 반도체 소자의 소자 분리막을 제공한다.

Claims (9)

  1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부의 반도체 기판 표면을 산화시켜 열산화막을 형성하는 단계;
    상기 트렌치를 포함하는 상기 구조물 전면에 배리어 질화막과 상기 트렌치를 소정 깊이 매립하는 제1 산화막을 순차적으로 형성하는 단계;
    상기 트렌치 내부에 상기 트렌치를 소정 깊이 매립하는 포토레지스트 패턴을 형성하는 단계;
    상기 제1 산화막 및 포토레지스트 패턴을 전면 식각하여 상기 트렌치 하부의 제1 산화막을 노출시키는 단계;
    상기 트렌치를 매립하는 제2 산화막을 상기 구조물 전면에 형성하는 단계;
    상기 제2 산화막을 식각하여 상기 배리어 질화막을 노출시키는 단계; 및
    상기 배리어 질화막, 패드 질화막 및 패드 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제1항에 있어서,
    상기 패드 산화막의 두께는 30 내지 150Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제1항에 있어서,
    상기 패드 질화막의 두께는 200 내지 1200Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제1항에 있어서,
    상기 트렌치를 형성하는 단계는 상기 반도체 기판을 2000 내지 3000Å의 깊이로 식각하는 식각 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제1항에 있어서,
    상기 배리어 질화막은 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제1항에 있어서,
    상기 배리어 질화막의 두께는 50 내지 200Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 산화막은 HDP 산화막인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제1항에 있어서,
    상기 트렌치를 소정 깊이 매립하는 제1 산화막을 형성하는 단계는 상기 트렌치 하부에서의 두께가 200 내지 1000Å인 산화막 형성 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제1항에 있어서,
    상기 트렌치 내부에 상기 트렌치를 소정 깊이 매립하는 포토레지스트 패턴을 형성하는 단계는 상기 트렌치를 매립하는 포토레지스트막을 상기 구조물의 전면에 형성하는 단계 및 상기 포토레지스트막을 전면 식각하여 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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