KR100422949B1 - 소자분리막 형성 방법 - Google Patents

소자분리막 형성 방법 Download PDF

Info

Publication number
KR100422949B1
KR100422949B1 KR10-2001-0089197A KR20010089197A KR100422949B1 KR 100422949 B1 KR100422949 B1 KR 100422949B1 KR 20010089197 A KR20010089197 A KR 20010089197A KR 100422949 B1 KR100422949 B1 KR 100422949B1
Authority
KR
South Korea
Prior art keywords
forming
film
oxide film
density plasma
device isolation
Prior art date
Application number
KR10-2001-0089197A
Other languages
English (en)
Other versions
KR20030058671A (ko
Inventor
김현수
여인석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0089197A priority Critical patent/KR100422949B1/ko
Publication of KR20030058671A publication Critical patent/KR20030058671A/ko
Application granted granted Critical
Publication of KR100422949B1 publication Critical patent/KR100422949B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 소자분리막 형성 방법에 관한 것으로, 특히 보이드(Void)가 발생되지 않는 두께로 1차 소자분리막을 형성한 후, 제2차 소자분리막 형성 공정을 진행하여 0.1㎛ 이하의 폭을 갖는 STI(Shallow Trench Isolation) 트렌치(Trench)를 갭필(Gapfill)하므로, 종래 기술에서 발생된 보이드 및 상기 소자분리막 탑(Top) 부위에 발생된 심(Seam)을 방지하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

소자분리막 형성 방법{Method for forming a isolation film}
본 발명은 소자분리막 형성 방법에 관한 것으로, 특히 보이드(Void)가 발생되지 않는 두께로 1차 소자분리막을 형성한 후, 제2차 소자분리막 형성 공정을 진행하여 0.1㎛ 이하의 폭을 갖는 STI(Shallow Trench Isolation) 트렌치(Trench)를 갭필(Gapfill)하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 소자분리막 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 되는데 그 중에서 소자 분리가 문제된다.
소자 분리 기술에는 크게 로코스(LOCOS)방법과 기판을 깍아 낸 다음에 CVD산화막으로 채운뒤에 평탄화하는 STI 방법이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 소자분리막 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, STI 방법에 있어서, 소자분리 영역이 정의된 반도체 기판(11)상에 패드(Pad) 산화막(12), 질화막(13) 및 감광막(14)을 순차적으로 형성한 다음, 상기 감광막(14)을 상기 소자분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막(14)을 마스크로 상기 질화막(13), 패드 산화막(12) 및 반도체 기판(11)을 선택 식각하여 STI 트렌치를 형성한다.
도 1b를 참조하면, 상기 감광막(14)을 제거한 다음, 상기 STI 트렌치를 포함한 전면에 소자분리 산화막(15)을 형성한다. 이때, 상기 소자분리 산화막(15)을 고밀도 플라즈마(Plasma) 산화막 또는 O3-TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성한다.
도 1c를 참조하면, 상기 소자분리 산화막(15)을 상기 STI 트렌치내에만 남도록 평탄화 시킨다.
도 1d를 참조하면, 상기 반도체 기판(11)상에 형성된 질화막(13) 및 패드 산화막(12)을 제거한다.
그러나, 종래의 소자분리막 형성 방법은 소자의 고집적화에 0.1㎛ 이하의 폭을 갖는 STI 트렌치를 고밀도 플라즈마 산화막 또는 O3-TEOS 산화막의 소자분리 산화막으로 갭필(Gapfill)하는 경우 상기 STI 트렌치 내에 보이드(Void)가 발생하여 후속 공정 시 상기 보이드에 게이트 전극의 잔류층이 존재하거나 상기 O3-TEOS 산화막으로의 갭필 공정 시 상기 소자분리 산화막의 탑(Top) 부위에 심(Seam)이 발생하여 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안츨한 것으로 보이드가 발생되지 않는 두께로 1차 소자분리막을 형성한 후, 제2차 소자분리막 형성 공정을 진행하여 0.1㎛ 이하의 폭을 갖는 STI 트렌치를 갭필하므로, 종래 기술에서 발생된 보이드 및 상기 소자분리막 탑 부위에 발생된 심을 방지하는 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 소자분리막 형성 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 소자분리막 형성 방법을 도시한 단면도.
도 3은 본 발명에서 STI 트렌치에 제 1 고밀도 플라즈마 산화막을 형성한 형태를 나타낸 사진도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 12, 32 : 패드 산화막
13, 33 : 질화막 14 : 감광막
15 : 소자분리 산화막 35 : 제 1 고밀도 플라즈마 산화막
37 : 제 2 고밀도 플라즈마 산화막
이상의 목적을 달성하기 위한 본 발명은 기판 상에 소자분리 영역을 노출시키는 절연막을 형성하는 단계, 상기 절연막을 마스크로 상기 기판을 식각하여 트랜치를 형성하는 단계, 상기 절연막을 포함한 트랜치 내에 보이드 발생을 방지할 수 있는 두께로 고밀도 플라즈마 산화막을 형성하는 단계, 상기 절연막을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 고밀도 플라즈마 산화막을 연마하는 단계 및 상기 고밀도 플라즈마 산화막을 포함한 전면에 산화막을 형성하여 상기 트렌치를 갭필하고, 상기 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법을 제공하는 것과,
상기 고밀도 플라즈마 산화막을 500 ∼ 1500Å의 두께로 형성하는 것과,
상기 산화막을 고밀도 플라즈마 산화막 또는 O3-TEOS 산화막으로 형성함을 특징으로 한다.
본 발명의 원리는 보이드(Void)가 발생되지 않는 두께로 1차 소자분리막을 형성한 후, 제2차 소자분리막 형성 공정을 진행하여 0.1㎛ 이하의 폭을 갖는 STI 트렌치(Trench)를 갭필(Gapfill)하므로, 상기와 같이 2단계의 소자분리막 형성 공정으로 종래 기술의 1단계의 소자분리막 형성 공정에 의해 발생된 보이드 및 상기 소자분리막 탑(Top) 부위에 발생된 심(Seam)을 방지하는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 소자분리막 형성 방법을 도시한 단면도이고, 도 3은 본 발명에서 STI 트렌치에 제 1 고밀도 플라즈마 산화막을형성한 형태를 나타낸 사진도이다.
도 2a를 참조하면, STI 방법에 있어서, 소자분리 영역이 정의된 반도체 기판(31)상에 패드 산화막(32), 질화막(33) 및 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 감광막을 상기 소자분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 질화막(33), 패드 산화막(32) 및 반도체 기판(31)을 선택 식각하여 STI 트렌치를 형성하고, 상기 감광막을 제거한다. 이때, 후속 공정으로 상기 반도체 기판(31)의 손상을 보상하기 위해 상기 STI 트렌치에 30 ∼ 150Å 두께의 산화막 또는 질화막을 형성할 수도 있다.
도 2b 및 도 3을 참조하면, 상기 STI 트렌치를 포함한 전면에 제 1 고밀도 플라즈마 산화막(35)을 형성한다. 이때, 상기 제 1 고밀도 플라즈마 산화막(35)을 보이드가 발생되지 않는 500 ∼ 1500Å의 두께로 형성한다.
도 2c를 참조하면, 상기 질화막(33)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 1 고밀도 플라즈마 산화막(35)을 연마한다. 이때, 상기 제 1 고밀도 플라즈마 산화막(35)의 연마 공정으로 상기 STI 트렌치의 종횡비가 낮아진다. 그리고, 상기 화학적 기계 연마 공정 시 상기 질화막(33) 상에 제 1 고밀도 플라즈마 산화막(35)이 0 ∼ 500Å의 두께로 잔존할 수도 있다. 또한, 후속 공정으로 상기 반도체 기판(31)의 손상을 보상하기 위해 상기 STI 트렌치에 30 ∼ 150Å 두께의 산화막 또는 질화막을 형성할 수도 있다.
도 2d를 참조하면, 상기 제 1 고밀도 플라즈마 산화막(35)을 포함한 전면에 제 2 고밀도 플라즈마 산화막(37)을 형성하여 상기 STI 트렌치를 갭필한다. 이때, 상기 제 1, 제 2 고밀도 플라즈마 산화막(35,37)으로 소자분리 산화막을 형성한다. 그리고, 상기 제 1, 제 2 고밀도 플라즈마 산화막(35,37)은 상기 STI 트렌치의 바닥 부위에서부터 증착이 되고 상기 STI 트렌치의 측면에는 거의 증착되지 않는 특성을 갖는다. 또한, 상기 제 2 고밀도 플라즈마 산화막(37) 대신에 O3-TEOS 산화막으로 형성할 수도 있다.
도 2e에서와 같이, 상기 소자분리 산화막을 상기 STI 트렌치내에만 남도록 평탄화 시킨다.
그리고, 상기 반도체 기판(31)상에 형성된 질화막(33) 및 패드 산화막(32)을 제거한다.
본 발명의 소자분리막 형성 방법은 보이드가 발생되지 않는 두께로 1차 소자분리막을 형성한 후, 제2차 소자분리막 형성 공정을 진행하여 0.1㎛ 이하의 폭을 갖는 STI 트렌치를 갭필하므로, 종래 기술에서 발생된 보이드 및 상기 소자분리막 탑(Top) 부위에 발생된 심을 방지하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 기판 상에 소자분리 영역을 노출시키는 절연막을 형성하는 단계;
    상기 절연막을 마스크로 상기 기판을 식각하여 트랜치를 형성하는 단계;
    상기 절연막을 포함한 트랜치 내에 보이드 발생을 방지할 수 있는 두께로 고밀도 플라즈마 산화막을 형성하는 단계;
    상기 절연막을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 고밀도 플라즈마 산화막을 연마하는 단계;
    상기 고밀도 플라즈마 산화막을 포함한 전면에 산화막을 형성하여 상기 트렌치를 갭필하고, 상기 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 고밀도 플라즈마 산화막을 500 ∼ 1500Å의 두께로 형성함을 특징으로 하는 소자분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화막을 고밀도 플라즈마 산화막 또는 O3-TEOS 산화막으로 형성함을 특징으로 하는 소자분리막 형성 방법.
KR10-2001-0089197A 2001-12-31 2001-12-31 소자분리막 형성 방법 KR100422949B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0089197A KR100422949B1 (ko) 2001-12-31 2001-12-31 소자분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0089197A KR100422949B1 (ko) 2001-12-31 2001-12-31 소자분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20030058671A KR20030058671A (ko) 2003-07-07
KR100422949B1 true KR100422949B1 (ko) 2004-03-12

Family

ID=32216565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0089197A KR100422949B1 (ko) 2001-12-31 2001-12-31 소자분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100422949B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200831A (ja) * 1998-12-30 2000-07-18 Nec Corp 半導体装置の製造方法
KR20010008576A (ko) * 1999-07-02 2001-02-05 김영환 반도체장치의 소자분리막 형성방법
JP2001135718A (ja) * 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
KR20010111381A (ko) * 2000-06-10 2001-12-17 황인길 반도체 제조공정에 있어서 샐로우 트렌치 분리 구조를제조하기 위한 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200831A (ja) * 1998-12-30 2000-07-18 Nec Corp 半導体装置の製造方法
KR20010008576A (ko) * 1999-07-02 2001-02-05 김영환 반도체장치의 소자분리막 형성방법
JP2001135718A (ja) * 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
KR20010111381A (ko) * 2000-06-10 2001-12-17 황인길 반도체 제조공정에 있어서 샐로우 트렌치 분리 구조를제조하기 위한 방법

Also Published As

Publication number Publication date
KR20030058671A (ko) 2003-07-07

Similar Documents

Publication Publication Date Title
US6559029B2 (en) Method of fabricating semiconductor device having trench isolation structure
KR20070069405A (ko) 반도체소자의 제조방법
KR20020055938A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100564550B1 (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
KR100422949B1 (ko) 소자분리막 형성 방법
KR100249320B1 (ko) 반도체 소자 분리를 위한 트랜치 제조 방법
US7645679B2 (en) Method for forming isolation layer in semiconductor devices
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100781872B1 (ko) 소자분리막 형성 방법
KR20050028618A (ko) 반도체 소자의 소자분리막 형성방법
KR20040049871A (ko) 반도체 소자의 트렌치 산화막 형성 방법
KR100567872B1 (ko) 반도체 제조 장치에서의 소자 분리막 형성 방법
KR100226735B1 (ko) 격리막 형성 방법
KR19990006000A (ko) 반도체 소자의 소자분리막 제조방법
KR100273244B1 (ko) 반도체소자의분리영역제조방법
US6716720B2 (en) Method for filling depressions on a semiconductor wafer
KR19990057376A (ko) 반도체 소자의 소자분리막 형성방법
KR20080029268A (ko) 반도체 소자의 소자분리막 및 그 형성방법
KR20070021511A (ko) 반도체 소자의 소자분리막 형성방법
KR20000007466A (ko) 반도체장치의 트렌치 소자분리방법
KR20000021348A (ko) 반도체 장치의 트렌치 격리 형성 방법
KR20060006391A (ko) 반도체 소자의 소자분리막 형성방법
KR20040049414A (ko) 반도체 소자 및 그 제조 방법
KR20000045225A (ko) 반도체소자의 격리막 및 그의 형성방법
KR20030001972A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee