KR20050028618A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 기판의 소정 영역을 노출시키는 단계와, 상기 노출된 기판 영역을 식각하여 제1트렌치를 형성하는 단계와, 상기 패터닝된 패드질화막과 패드산화막 및 트렌치 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이용해서 제1트렌치 전면의 아래의 기판부분을 식각하여 제2트렌치를 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 제2 및 제1트렌치 표면 상에 열산화막을 형성하는 단계와, 상기 기판 결과물 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계와, 상기 제1트렌치 및 제2트렌치가 매립되도록 선형산화막 상에 매립 산화막을 증착하는 단계와, 상기 패드질화막이 노출될 때까지 매립산화막을 CMP하는 단계 및 상기 패드질화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 좁고 깊게 형성한 제2트렌치에 보이드가 발생하지만, 넓고 얕게 형성한 제1트렌치가 상기 보이드가 노출되는 것을 방지해줌으로써, 후속의 CMP 및 평탄화를 진행하고, 패드질화막을 제거한 후 세정과정에서 보이드가 표면으로 드러나지 않게 되어, 후속의 세정공정에서 소자분리막의 중앙이 함몰되지 않으며, 또한, 이는 게이트 공정시 게이트 패턴간 브릿지를 유발을 억제할 수 있다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, STI (Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
도 1a 내지 도 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성하고, 상기 패드질화막(13) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 장벽으로 이용해서 노출된 패드질화막 부분 및 노출된 실리콘 기판(11) 부분을 식각하여 트렌치(14)를 형성한다.
도 1b를 참조하면, 트렌치 식각 공정에서 실리콘 기판(11)에 인가된 식각 데미지를 회복시키기 위해 상기 기존 결과물에 대한 산화 공정을 수행한다. 이 결과로 상기 트렌치(14)의 표면에 박막의 희생 산화막(도시안됨)이 형성된다. 이어서, 상기 희생 산화막(도시안됨)을 제거한 후, 재차 기판 결과물에 대한 열산화 공정을 수행하여 트렌치 표면에 열산화막(15)을 형성한다. 그 다음, 상기 열산화막(15) 및 패드질화막(13) 상에 선형 질화막(16)을 형성한다.
도 1c를 참조하면, 트렌치(14)가 완전 매립되도록 결과물 상에 두껍게 플라즈마 공정을 이용하여 HDP-산화막(17)을 증착한다.
도 1d를 참조하면, 패드질화막(13)이 노출될 때까지 상기 HDP-산화막을 CMP 공정으로 연마한다. 그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드 질화막을 제거하고, 이 결과로서, 트렌치형의 소자분리막(18)을 형성한다.
그러나, 전술한 종래의 방법에 따르면, 선형질화막을 형성한 후 HDP-산화막을 매립시에 불량이 발생하여 중앙에 보이드(Void)가 발생하며, 이는 후속의 CMP 및 평탄화를 진행하고 패드질화막을 제거한 후의 세정과정에서 보이드가 표면으로 드러나게 되어, 후속의 Vt스크린산화막 형성 및 게이트산화막 형성 전의 세정공정에서 소자분리막의 중앙이 함몰된다. 또한, 이는 게이트폴리막을 증착 및 식각하여 게이트를 형성하는 공정시 게이트 패턴간의 브릿지(Bridge)를 유발하게 하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, HDP-산화막의 매립시 발생하는 보이드가 후속공정에 영향을 미치지 않는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 기판의 소정 영역을 노출시키는 단계; 상기 노출된 기판 영역을 식각하여 제1트렌치를 형성하는 단계; 상기 패터닝된 패드질화막과 패드산화막 및 트렌치 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 이용해서 제1트렌치 전면의 아래의 기판부분을 식각하여 제2트렌치를 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 제2 및 제1트렌치 표면 상에 열산화막을 형성하는 단계; 상기 기판 결과물 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계; 상기 제1트렌치 및 제2트렌치가 매립되도록 선형산화막 상에 매립 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 매립산화막을 CMP하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성하고, 상기 패드질화막(23) 상에 소자분리 영역을 한정하는 감광막 패턴(24)을 형성한다. 그런다음, 상기 감광막 패턴(24)을 식각 장벽으로 이용해서 노출된 패드질화막 부분 및 노출된 반도체 기판(21) 부분을 식각하여 통상의 트렌치의 깊이 보다 얕게 제1트렌치(25)를 형성한다.
도 2b를 참조하면, 상기 감광막 패턴을 건식식각하여 제거하고, 스페이서용 산화막을 증착하고, 그런다음, 상기 산화막을 전면식각하여 패드질화막과 패드산화막 및 트렌치 측벽에 스페이서(26)를 형성한다.
다음으로, 상기 스페이서를 식각장벽으로 하여 실리콘 기판을 건식식각하여 제2트렌치(27)를 형성한다. 이때, 상기 제2트렌치(27)는 스페이서가 형성된 넓이 만큼 좁게 형성된다.
도 2c를 참조하면, 상기 스페이서를 제거한 뒤, 트렌치 식각 공정에서 반도체 기판(21)에 인가된 식각 데미지를 회복시키기 위해 상기 기판 결과물에 대한 산화 공정을 수행한다. 이 결과로 상기 제1트렌치(25) 및 제2트렌치(27)의 표면에 박막의 희생산화막(도시안됨)이 형성된다. 이어서, 상기 희생산화막(도시안됨)을 제거한 후, 재차 기판 결과물에 대한 열산화 공정을 수행하여 상기 기판 결과물 및 제1트렌치(25) 및 제2트렌치(27) 표면에 열 산화막(28)을 형성한다.
다음으로, 상기 기판 결과물 상에 선형질화막(29) 및 선형산화막(30)을 차례로 증착한다.
도 2d를 참조하면, 상기 기판 결과물 상에 제1트렌치 및 제2트렌치를 완전히 매립하도록 HDP-산화막(31)을 증착한다.
이때, 상기 제1트렌치는 넓고 깊이가 얕기 때문에 기존에 발생하던 매립산화막의 불량이 발생하지 않으며, 좁게 형성된 상기 제2트렌치 부분에는 보이드(32)가 발생하지만, 소자분리 특성에는 영향을 주지 않는다.
도 2e를 참조하면, 상기 기판 결과물을 패드질화막(23)이 노출되도록 CMP한다.
도 2g를 참조하면, 패드질화막을 습식식각으로 제거하여 본 발명에 따른 소자분리막을 형성한다.
이후 도시하지는 않았지만, 웰 형성공정을 진행하고, 다음으로, 게이트산화막 및 게이트폴리를 증착한다. 여기서, HDP-산화막의 보이드가 표면으로 들어나지 않으므로, 게이트폴리가 균일하게 증착되어 후속의 게이트 형성시에 식각공정에도 브릿지가 일어나지 않는다.
이상에서와 같이, 본 발명은 좁고 깊게 형성한 제2트렌치에 보이드가 발생하지만, 넓고 얕게 형성한 제1트렌치가 상기 보이드가 노출되는 것을 방지해줌으로써, 후속의 CMP 및 평탄화를 진행하고, 패드질화막을 제거한 후 세정과정에서 보이드가 표면으로 드러나지 않게 되어, 후속의 Vt스크린산화막 형성 및 게이트산화막 형성 전의 세정공정에서 소자분리막의 중앙이 함몰되지 않으며, 또한, 이는 게이트 폴리를 증착하고, 이를 식각하여 게이트를 형성하는 공정시 게이트 패턴간 브릿지를 유발을 억제할 수 있다.
따라서, 본 발명은 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론 STI 공정의 신뢰성도 확보할 수 있고, 나아가, 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 2a내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21: 반도체 기판 22: 패드산화막
23: 패드 질화막 24: 감광막 패턴
25: 제1트렌치 26: 스페이서
27: 제2트렌치 28: 열 산화막
29: 선형질화막 30: 선형산화막
31: HDP-산화막 32: 보이드
Claims (1)
- 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막을 패터닝하여 기판의 소정 영역을 노출시키는 단계;상기 노출된 기판 영역을 식각하여 제1트렌치를 형성하는 단계;상기 패터닝된 패드질화막과 패드산화막 및 트렌치 측벽에 스페이서를 형성하는 단계;상기 스페이서를 이용해서 제1트렌치 전면의 아래의 기판부분을 식각하여 제2트렌치를 형성하는 단계;상기 스페이서를 제거하는 단계;상기 제2 및 제1트렌치 표면 상에 열산화막을 형성하는 단계;상기 기판 결과물 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계;상기 제1트렌치 및 제2트렌치가 매립되도록 선형산화막 상에 매립 산화막을 증착하는 단계;상기 패드질화막이 노출될 때까지 매립산화막을 CMP하는 단계; 및상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |