KR100226735B1 - 격리막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000002955 isolation Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title description 19
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 20
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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Abstract
본 발명은 필드 산화막의 형상을 좋게하므로써 후공정에서 발생되는 단락 현상을 억제하여 소자의 신뢰성을 향상시키는 격리막 형성 방법에 관한 것이다.
본 발명의 격리막 형성 방법은 기판상에 차례로 제 1, 제 2, 제 3 절연막을 형성하는 단계, 격리 영역의 상기 기판과 제 1, 제 2, 제 3 절연막을 선택적으로 제거하여 상기 기판에 트렌치를 형성하는 단계, 상기 트렌치 내벽에 제 4 절연막을 형성하는 단계, 상기 제 4 절연막을 포함한 제 3 절연막상에 격리막을 형성하는 단계, 상기 제 2 절연막을 에치 스토퍼로 하여 상기 제 3, 격리막을 식각하므로 평탄화 시키는 단계와, 상기 제 1, 제 2 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 격리막 형성 방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 격리막 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 되는데 그 중에서 소자 분리가 문제 된다.
소자 분리 기술에는 크게 로코스(LOCOS)방법과 기판을 깍아 낸 다음에 CVD산화막으로 채운뒤에 평탄화하는 트렌치 아이솔레이션(Trench Isolation)방법이 있다.
도 1은 종래 기술에 따른 게이트 전극과 필드 산화막의 위치를 나타낸 평면도이고, 도 2a내지 도 2e는 종래 기술에 따른 격리막 형성 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 게이트 전극과 필드 산화막의 위치는 도 1에서와 같이, 반도체 기판(11)상의 일 방향으로 나란하게 다수 개의 필드 산화막(16)이 있고, 상기 필드 산화막(16)들을 포함한 반도체 기판(11)상에 상기 필드 산화막(16)과 수직 방향으로 나란하게 다수 개의 게이트 전극(18)이 있으며, 상기 게이트 전극(18) 사이의 상기 필드 산화막(16) 양측(A)에 게이트 전극용 다결정 실리콘의 잔류층(19)이 있다.
그리고 종래의 트렌치 아이솔레이션 방법은 도 2a에서와 같이, 격리 영역이 정의된 반도체 기판(11)상에 패드 산화막(12), 질화막(13)과 제 1 감광막(14)을 차례로 형성한 다음, 상기 제 1 감광막(14)을 상기 격리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(14)을 마스크로 상기 질화막(13)을 선택적으로 식각한다. 여기서 상기 패드 산화막(12)은 전면을 열처리하여 성장한 열산화막으로 상기 질화막(13)의 형성시 반도체 기판(11)이 반응 가스에 의해 부식되는 현상을 막아 준다.
도 2b에서와 같이, 상기 감광막(14)을 제거한 다음, 상기 질화막(13)을 마스크로 상기 패드 산화막(12)과 반도체 기판(11)을 선택적으로 식각하여 다수 개의 트렌치를 형성한다.
그리고 열 산화 공정으로 노출된 반도체 기판(11) 표면상에 제 1 산화막(15)을 성장시킨다.
도 2c에서와 같이, 상기 제 1 산화막(15)을 포함한 질화막(13)상에 필드 산화막(16)을 고밀도 플라즈마법으로 형성한다. 여기서 상기 트렌치의 폭이 좁고 깊이가 깊기 때문에 상기 트렌치안에 보이드가 발생되기 쉬우므로 이를 방지하기 위해서 산화막의 단차 피복성이 좋은 고밀도 플라즈마법으로 상기 필드 산화막(16)을 형성한 것이며, 또한 상기 고밀도 플라즈마법이 산화막의 단차 피복성이 좋은 이유는 플라즈마내의 아르곤 가스를 이용하여 상기 질화막(13)상부의 돌출부를 제거하고 그 위에 산화막을 증착한 다음 그리고 플라즈마내의 아르곤 가스를 이용하여 상기 산화막 상부의 돌출부를 제거하고 다시 그 위에 산화막을 증착하는 공정을 계속하여 산화막의 증착 속도와 산화막의 식각 속도를 제어 하기 때문이다. 그리고 트렌치의 깊이가 깊고 좁을수록 증착 속도에 비해 식각의 속도를 빨리 하여야 한다.
도 2d에서와 같이, 상기 질화막(13)을 에치 스토퍼(Etch Stopper)로 하여 상기 필드 산화막(16)을 CMP(Chemical Mechanical Polishing)법으로 평탄화시킨다. 여기서 상기 필드 산화막(16)을 CMP법으로 평탄화 시킬 때 상기 질화막(13)은 상기 반도체 기판(11)의 손상을 방지하는 역할을 한다.
도 2e에서와 같이, 상기 반도체 기판(11)상에 형성된 질화막(13) 및 패드 산화막(12)을 제거한 다음, 상기 필드 산화막(16)을 포함한 전면에 열 산화 공정으로 게이트 산화막(17)을 성장시킨 후, 상기 게이트 산화막(17)상에 게이트 전극용 다결정 실리콘과 제 2 감광막을 차례로 형성한다.
그리고 상기 제 2 감광막을 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 다결정 실리콘을 선택적으로 식각하여 게이트 전극(18)을 형성하고 게이트 산화막(17)을 선택적으로 식각한 다음, 상기 제 2 감광막을 제거한다.
그러나 종래의 격리막 형성 방법은 필드 산화막 형성시 질화막의 모서리 부분이 식각되므로 필드 산화막의 형상이 악화되어, 후 공정인 게이트 전극 형성을 위한 식각 공정을 할 때 상기 필드 산화막의 양측에 게이트 전극의 잔류층이 존재하여 이웃하는 게이트 전극이 서로 전기적으로 연결되는 즉 단락 현상이 발생되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 필드 산화막의 형상을 좋게하므로써 후공정에서 발생되는 단락 현상을 억제하여 소자의 신뢰성을 향상시키는 격리막 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 게이트 전극과 필드 산화막의 위치를 나타낸 평면도
도 2a내지 도 2e는 종래 기술에 따른 격리막 형성 방법을 나타낸 공정 단면도
도 3은 본 발명의 실시예에 따른 게이트 전극과 필드 산화막의 위치를 나타낸 평면도
도 4a내지 도 4e는 본 발명의 실시예에 따른 격리막 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 패드 산화막
33: 질화막 34: 제 1 산화막
35: 제 1 감광막 36: 제 2 산화막
37: 필드 산화막 38: 게이트 산화막
39: 게이트 전극
본 발명의 격리막 형성 방법은 기판상에 차례로 제 1, 제 2, 제 3 절연막을 형성하는 단계, 격리 영역의 상기 기판과 제 1, 제 2, 제 3 절연막을 선택적으로 제거하여 상기 기판에 트렌치를 형성하는 단계, 상기 트렌치 내벽에 제 4 절연막을 형성하는 단계, 상기 제 4 절연막을 포함한 제 3 절연막상에 격리막을 형성하는 단계, 상기 제 2 절연막을 에치 스토퍼로 하여 상기 제 3, 격리막을 식각하므로 평탄화 시키는 단계와, 상기 제 1, 제 2 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 격리막 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 게이트 전극과 필드 산화막의 위치를 나타낸 평면도이고, 도 4a내지 도 4e는 본 발명의 실시예에 따른 격리막 형성 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 게이트 전극과 필드 산화막의 위치는 도 3에서와 같이, 반도체 기판(31)상의 일 방향으로 나란하게 다수 개의 필드 산화막(37)이 있고, 상기 필드 산화막(37)들을 포함한 반도체 기판(31)상에 상기 필드 산화막(37)과 수직 방향으로 나란하게 다수 개의 게이트 전극(39)이 있다.
그리고 본 발명의 실시예에 따른 트렌치 아이솔레이션 방법은 도 4a에서와 같이, 격리 영역이 정의된 반도체 기판(31)상에 50 ~ 500Å 두께의 패드 산화막(32), 500 ~ 5000Å 두께의 질화막(33), 500 ~ 1000Å 두께의 제 1 산화막(34)과,제 1 감광막(35)을 차례로 형성한 다음, 상기 제 1 감광막(35)을 상기 격리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(35)을 마스크로 상기 제 1 산화막(34)과 질화막(33)을 선택적으로 식각한다. 여기서 상기 패드 산화막(32)은 전면을 열처리하여 성장한 열산화막으로 상기 질화막(33)의 형성시 반도체 기판(31)이 반응 가스에 의해 부식되는 현상을 막아 준다.
도 4b에서와 같이, 상기 제 1 감광막(35)을 제거한 다음, 상기 제 1 산화막(34)을 마스크로 상기 패드 산화막(32)과 반도체 기판(31)을 선택적으로 식각하여 다수 개의 트렌치를 형성한다.
그리고 열 산화 공정으로 노출된 반도체 기판(31) 표면상에 200Å 이하의 두께를 갖는 제 2 산화막(36)을 성장시킨다.
도 4c에서와 같이, 상기 제 2 산화막(36)을 포함한 제 1 산화막(34)상에 필드 산화막(37)을 고밀도 플라즈마법으로 형성한다. 여기서 상기 트렌치의 폭이 좁고 깊이가 깊기 때문에 상기 트렌치안에 보이드가 발생되기 쉬우므로 이를 방지하기 위해서 산화막의 단차 피복성이 좋은 고밀도 플라즈마법으로 상기 필드 산화막(37)을 형성한 것이며, 또한 상기 고밀도 플라즈마법이 산화막의 단차 피복성이 좋은 이유는 플라즈마내의 아르곤 가스를 이용하여 상기 제 1 산화막(34)상부의 돌출부를 제거하고 그 위에 산화막을 증착한 다음 그리고 플라즈마내의 아르곤 가스를 이용하여 상기 산화막 상부의 돌출부를 제거하고 다시 그 위에 산화막을 증착하는 공정을 계속하여 산화막의 증착 속도와 산화막의 식각 속도를 제어 하기 때문이다. 그리고 트렌치의 깊이가 깊고 좁을수록 증착 속도에 비해 식각의 속도를 빨리 하여야 한다.
도 4d에서와 같이, 상기 질화막(33)을 에치 스토퍼로 하여 상기 필드 산화막(37)을 CMP법으로 평탄화시킨다. 여기서 상기 필드 산화막(37)을 CMP법으로 평탄화 시킬 때 상기 제 1 산화막(34)은 제거되고 상기 질화막(33)은 상기 반도체 기판(31)의 손상을 방지하는 역할을 한다.
도 4e에서와 같이, 상기 반도체 기판(31)상에 형성된 질화막(33) 및 패드 산화막(32)을 제거한 다음, 상기 필드 산화막(37)을 포함한 전면에 열 산화 공정으로 게이트 산화막(38)을 성장시킨 후, 상기 게이트 산화막(38)상에 게이트 전극용 다결정 실리콘과 제 2 감광막을 차례로 형성한다.
그리고 상기 제 2 감광막을 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 다결정 실리콘을 선택적으로 식각하여 게이트 전극(39)을 형성하고 게이트 산화막(38)을 선택적으로 식각한 다음, 상기 제 2 감광막을 제거한다.
본 발명의 격리막 형성 방법은 질화막상에 산화막을 형성하여 필드 산화막 형성시 상기 질화막대신 상기 산화막의 모서리 부분이 식각되므로 필드 산화막의 형상이 좋아져, 후공정인 게이트 전극 형성을 위한 식각 공정을 할 때 게이트 전극의 잔류층이 존재하지 않으므로 단락 현상을 억제하여 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (6)
- 기판상에 차례로 제 1, 제 2, 제 3 절연막을 형성하는 단계;격리 영역의 상기 기판과 제 1, 제 2, 제 3 절연막을 선택적으로 제거하여 상기 기판에 트렌치를 형성하는 단계;상기 트렌치 내벽에 제 4 절연막을 형성하는 단계;상기 제 4 절연막을 포함한 제 3 절연막상에 격리막을 형성하는 단계;상기 제 2 절연막을 에치 스토퍼로 하여 상기 제 3, 격리막을 식각하므로 평탄화 시키는 단계;상기 제 1, 제 2 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 격리막 형성 방법.
- 상기 제 1 항에 있어서,상기 제 1, 제 3, 제 4 절연막과 격리막을 산화막으로 형성하고, 상기 제 2 절연막을 질화막으로 형성하는 것을 특징으로 하는 격리막 형성 방법.
- 상기 제 1 항에 있어서,상기 제 1 절연막을 50 ~ 500Å의 두께로 형성함을 특징으로 하는 격리막 형성 방법.
- 상기 제 1 항에 있어서,상기 제 2 절연막을 500 ~ 5000Å의 두께로 형성함을 특징으로 하는 격리막 형성 방법.
- 상기 제 1 항에 있어서,상기 제 3 절연막을 500 ~ 1000Å의 두께로 형성함을 특징으로 하는 격리막 형성 방법.
- 상기 제 1 항에 있어서,상기 제 4 절연막을 200Å 이하의 두께로 형성함을 특징으로 하는 격리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970022435A KR100226735B1 (ko) | 1997-05-31 | 1997-05-31 | 격리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970022435A KR100226735B1 (ko) | 1997-05-31 | 1997-05-31 | 격리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980086159A KR19980086159A (ko) | 1998-12-05 |
| KR100226735B1 true KR100226735B1 (ko) | 1999-10-15 |
Family
ID=19508173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970022435A KR100226735B1 (ko) | 1997-05-31 | 1997-05-31 | 격리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226735B1 (ko) |
-
1997
- 1997-05-31 KR KR1019970022435A patent/KR100226735B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980086159A (ko) | 1998-12-05 |
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