KR20020075008A - 반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법 - Google Patents

반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법 Download PDF

Info

Publication number
KR20020075008A
KR20020075008A KR1020010015162A KR20010015162A KR20020075008A KR 20020075008 A KR20020075008 A KR 20020075008A KR 1020010015162 A KR1020010015162 A KR 1020010015162A KR 20010015162 A KR20010015162 A KR 20010015162A KR 20020075008 A KR20020075008 A KR 20020075008A
Authority
KR
South Korea
Prior art keywords
trench
floating gate
side wall
semiconductor substrate
angle
Prior art date
Application number
KR1020010015162A
Other languages
English (en)
Inventor
정연운
최정달
장원위
은동석
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020010015162A priority Critical patent/KR20020075008A/ko
Publication of KR20020075008A publication Critical patent/KR20020075008A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치의 소자 격리를 위한 트렌치 격리 구조 및 그 형성 방법이 여기에 개시된다. 트렌치 상부로부터 트렌치 깊이의 약 60~75% 정도는 거의 수직한 측벽을 가지고, 나머지 부분은 경사진 측벽을 가진다. 따라서 트렌치매립 절연물질의 매립 특성을 향상시키고, 이에 더하여 플래시 메모리의 경우 부유 게이트 오정렬에 따른 활성영역이 식각되는 문제를 방지할 수 있다.

Description

반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법{TRENCH ISOLATION STRUCTURE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 장치의 소자 분리를 위한 트렌치 격리 구조 및 그 형성 방법에 관한 것이다.
반도체 기판 상에 형성되는 소자의 격리를 위한 기술은 소자 구성의 가장 기본이 되는 트랜지스터 특성이나 소자의 신뢰성과 밀접한 관계를 갖는다. 따라서, 효과적인 소자 격리 기술의 필요성은 소자의 발전과 함께 그 중요성이 점점 증가하고 있다. 소자 격리가 적절치 못하면 누설 전류를 야기하며 이는 반도체 칩에 공급되는 전원(power)의 막대한 손실로 나타난다. 또한, 래치업(latch-up)을 상승시켜 반도체 기능의 일시적 또는 영구적 손상을 초래한다. 더 나아가서, 노이즈 마진(noise margin)의 열화(degradation), 전압 이동(voltage shift) 또는 누화 (crosstalk)로 이어진다.
반도체 기판의 소자 영역을 격리시키는 방법으로 종래에는 국부적 실리콘 산화(local oxidation of silicon 이하 "LOCOS"라 한다) 방법이 사용되었다. LOCOS방법은 소자들 사이에 산화막을 성장시켜이를 이용하여 소자를 분리하는 방법으로서, 소자 분리를 위해 많은 영역을 차지하기 때문에 최근 반도체 제조 산업의 고집적화 경향에 보조를 맞출 수 없다. 이러한 단점을 보완하기 위해 최근들어 얕은 트렌치 격리 방법(Shallow Trench Isolation:STI)이 널리 사용되고 있다.
이러한 트렌치 격리 방법에 의한 소자의 격리는 일반적으로 다음과 같은 공정을 포함한다. 트렌치 식각 마스크를 사용하여 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 소자 격리막인 화학적기상증착(CVD:chemical vapor deposition)막으로 상기 트렌치를 채우는 단계와, 상기 CVD막을 평탄화 식각하는 단계와, 상기 트렌치 식각 마스크를 제거하는 단계를 포함한다.
하지만 이러한 트렌치 격리 형성 방법에서는 소자가 지속적으로 고집적화함에 따라 형성되는 트렌치가 점점 더 그 폭이 좁아 지고 있으며 이로인해 트렌치를 보이드 없이 완전히 매립하기가 점점 더 어려워 지고 있다. 따라서 트렌치매립 절연물질의 매립 특성을 향상시키기 위해 트렌치를 트렌치 내측으로 경사지게 형성하고 있다.
한편 플래시 메모리의 경우, 게이트간 절연막으로 사용되는 산화막-질화막-산화막의 ONO막을 식각해야 하며, 부유 게이트가 오정렬 될경우 경사진 트렌치 측벽으로 인해 오정렬 마진이 감소하며 이에 따라 활성영역 일부가 식각되는 중대한 문제가 발생한다. 이하 도 1a 내지 도 1f를 참조하여 종래 트렌치 형성 방법 및 플래시 메모리 형성에 있어서 발생되는 문제점을 설명한다.
먼저 도 1a를 참조하면, 반도체 기판(100) 상에, 게이트 산화막(102), 제 1부유 게이트막(104) 및 트렌치 식각 마스크막(106)이 차례로 증착되고 활성영역을 한정하도록 패터닝된다. 이때, 상기 게이트 산화막(102)은 열산화 방법 또는 화학적기상증착 방법에 의해 형성되며, 상기 제 1 부유 게이트막(104)은 폴리 실리콘(poly-silicon)으로 형성되고, 상기 트렌치 식각 마스크막(106)은 실리콘 질화막으로 형성된다.
이어서, 상기 패터닝된 트렌치 식각 마스크막(106)을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 내측벽(107a) 및 바닥(107b)으로 이루어진 트렌치(107)를 형성한다. 이때 상기 트렌치(107)는 그 측벽(107a)이 트렌치 내부로 경사지게 형성된다. 이는 고집적화로 인해 점점더 그 크기가 작아지는 트렌치에 대한 후속 공정으로 형성되는 트렌치매립 절연물질의 매립 특성을 향상시키기 위해서이다.
다음 도 1b를 참조하면, 상기 트렌치(107) 형성후 열산화를 통해 상기 트렌치 측벽(107a) 및 바닥(107b) 상에 열산화막(105)을 형성한다. 이어서, 상기 트렌치(107)를 완전히 채우도록 상기 패터닝된 트렌치 식각 마스크막(106) 상에 트렌치매립 절연물질(108)을 증착하고 평탄화 공정을 진행한다.
도 1c에 있어서, 상기 패터닝된 식각 마스크막(106)을 제거하여 소자격리영역(108)을 완성한다.
다음, 도 1d를 참조하면, 패터닝된 상기 제 1 부유 게이트막(104) 및 상기 소자격리영역(108) 상에 제 2 부유 게이트막(110)을 증착하고 상기 소자격리영역 (108)에 의해 전기적으로 분리되도록 패터닝 한다. 이때 상기 제 2 부유게이트막(110)은 폴리 실리콘으로 형성된다.
다음, 도 1e를 참조하면, 상기 패터닝된 제 2 부유 게이트막(110) 상에 게이트간 절연막(112)으로 ONO막을 증착한다.
다음, 도 1f를 참조하면, 상기 게이트간 절연막(112)상에 제어 게이트막(114)을 형성한 후, 상기 제어 게이트막(114) 상에 포토레지스트패턴(미도시)을 형성하고 이를 사용하여, 상기 제어 게이트막(114), 상기 게이트간 절연막(112), 패터닝된 상기 제 2 부유 게이트막(110) 및 상기 제 1 부유 게이트막(104)을 순차적으로 식각하여 제어 게이트 전극 및 부유 게이트 전극을 형성한다.
그런데, 이와 같은 종래 방법에 따른 플래시 메모리 장치 형성 방법에서는 상기 소자격리영역(108) 상부가 움푹파이는 리세스(field recess) 현상이 발생한다. 이는 도 1f에 대응하는 사시도인 도 2를 참조하면 명확히 알 수 있다. 즉, 상기 제어 게이트 전극 및 부유 게이트 전극 형성을 위한 식각 공정시, 상기 게이트간 절연막(112)의 최하층인 산화막이 상기 소자분리영역(108)과 동일한 물질로 형성되기 때문에 원치 않는 식각에 의해 도 2와 같이 상기 소자분리영역(108)의 일부가 파여 골(11)이 형성된다.
한편, 상기 제 1 부유게이트막(110) 패터닝시 오정렬이 발생하면, 상기 골(11)이 활성영역을 노출시킬 수 있게된다. 이는 도 2에서 오정렬이 발생할 경우를 도시하는 도 3을 보면 알 수 있다. 상기 트렌치(107)가 내측으로 경사지게 식각되었기 때문에 리세스되는 양이 많아지면 그에 따라 오정렬에 대한 여유(margin)가 줄어들기 때문이다. 따라서 고집적화에 따른 부유 게이트 오정렬에 대한 여유를 증가시키기 위해 도 4에 개략적으로 도시된 바와 같이 트렌치를 거의 수직으로 식각할 수 있다. 하지만 이경우, 트렌치매립 절연물질의 증착 특성이 불량해지며, 이로 인해 트렌치 내에 빈공간(vodid)이 발생하게 된다. 이 경우 부유 게이트 전극으로 사용되는 도전물질이 패터닝된 후에도 빈공간에 계속 잔존하여 결국 인접한 게이트 전극 사이에 전기적인 브리지(bridge)를 발생시킨다.
따라서 본 발명은 종래의 트렌치 구조에서 발생하는 상기 문제점을 해결하기 위하여 제안된 것으로서, 트렌치매립 절연물질의 매립 특성을 향상시키는 트렌치 격리 구조 및 그 형성 방법을 제공함을 그 목적으로 한다.
도 1a 내지 도 1f는 종래 방법에 따른 플래쉬 메모리 장치 형성 방법의 공정들을 순차적으로 나타내는 공정 흐름도.
도 2는 종래 방법에 따른 플래쉬 메모리 장치 형성 방법에서 발생하는 소자분리영역의 리세스(field recess) 현상을 나타내는 도 1f에 대응하는 사시도.
도 3은 부유 게이트의 오정렬이 발생할 경우 활성영역의 리세스를 보여주는 도 2에 대응하는 사시도.
도 4는 종래 트렌치 구조에 따른 트렌치 내부를 매립하는 트렌치 절연물질 내에 형성되는 빈공간(void) 발생을 개략적으로 보여주는 반도체 기판의 단면도.
도 5a 내지 도 5f는 본 발명에 따른 플래쉬 메모리 장치 형성 방법의 공정들을 순차적으로 나타내는 공정 흐름도.
도 6은 부유 게이트의 오정렬이 발생했을 경우의 도 5f에 대응하는 사시도이다.
* 도면의 주요 부분에 대한 간단한 설명
200 : 실리콘 기판202 : 부유 게이트 산화막
204 : 제 1 부유 게이트막206 : 트렌치 식각 마스크막
207 : 트렌치 208 : 트렌치매립 절연물질
210 : 제 2 부유 게이트막212 : 게이트간 절연막
214, 216 : 제어 게이트205 : 열산화막
207a, 207a' : 트렌치 측벽207b : 트렌치 바닥
(구성)
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 격리 구조 형성 방법에 따르면, 트렌치 상부는 수직으로 형성하고 하부는 경사지게 형성하는 것을 그 특징으로 한다. 즉, 본 발명에 따른 트렌치 구조는 플래시 메모리의 경우 오정렬에 따른 활성영역의 식각을 방지하기 위해 트렌치 상부는 수직인 형상을 갖게하고, 트렌치매립 절연물질의 트렌치 매립 특성을 향상시키기 위해 트렌치 하부는 수직인 형상을 갖게한다.
더욱 상세하게, 본 발명에 따른 트렌치는, 상기 반도체 기판 표면에 연속하며 그에 대하여 둔각이 아니면서 제1의 각을 이루는 제1측벽, 상기 제1측벽에 연속하며, 상기 반도체 기판 표면에 대하여 상기 제1의 각보다 작은 제2의 각을 이루는 제2측벽, 그리고 상기 제2측벽에 연속하는 바닥으로 이루어 진다.
바람직한 실시예에 있어서, 상기 제1의 각은 약 80°이상 약 90°이하이며, 상기 제2의 각은 80° 미만이다.
또한 상기 제1측벽은 상기 트렌치 깊이인 상기 반도체 기판 표면에서 상기 트렌치 바닥 까지 수직 거리의 약 60~75%를 차지하며, 상기 제2측벽은 그 나머지인 상기 트렌치 깊이의 약 40~25%를 차지한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명은 트렌치 구조 및 형성 방법에 관한 것으로서, 특히 플래시 메모리 공정에서의 트렌치 구조 및 형성 방법을 일예로 설명한다. 따라서 본 발명에 따른 트렌치 구조는 플래시 메모리 공정에만 한정되는 것은 아니며, 소자분리를 위해 트렌치를 형성하는 모든 반도체 제조 공정에 사용된다.
도 5a 내지도 5f는 본 발명에 따른 새로운 트렌치 구조가 적용된 플래시 메모리 장치 제조 방법을 공정 순서에 따라 순차적으로 도시한 반도체 기판의 일부 단면도이다.
먼저 도 5a를 참조하면, 반도체 기판(200) 상에, 게이트 산화막(202), 제 1 부유 게이트막(204) 및 트렌치 식각 마스크막(206)이 차례로 증착되고 활성영역을 한정하도록 패터닝된다. 즉, 상기 패터닝된 막질들에 의해 덮혀진 반도체 기판은 활성영역이 되고 노출된 부분은 소자격리영역이 된다. 이때, 상기 게이트산화막(202)은 열산화 방법 또는 화학적기상증착 방법에 의해 형성되며, 상기 제 1 부유 게이트막(204)은 폴리 실리콘(poly-silicon)으로 형성되고, 상기 트렌치 식각 마스크막(206)은 실리콘 질화막으로 형성된다. 공정에 따라서는 상기 제 1 부유 게이트막(204)을 형성하지 않을 수도 있다.
이어서, 상기 패터닝된 트렌치 식각 마스크막(206)을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 내측벽(207a, 207a') 및 바닥(207b)으로 이루어진 트렌치(207)를 형성한다. 이때, 상기 트렌치(207)는 그 측벽(207a, 207a')이 두 부분으로 나누어 진다. 즉, 상기 트렌치(207)는 상기 반도체 기판 표면에 연속하며 그에 대하여 둔각이 아니면서 제1의 각을 이루는 제1측벽(207a), 상기 제1측벽(207a)에 연속하며, 상기 반도체 기판 표면에 대하여 상기 제1의 각보다 작은 제2의 각을 이루는 제2측벽(207a'), 그리고 상기 제2측벽에 연속하는 바닥(207b)으로 이루어 진다.
더욱 상세하게는 상기 제1측벽(207a)은 상기 반도체 기판 표면에 대하여 약 80°이상 약 90°이하로 형성되고, 상기 제2측벽(207a')은 상기 반도체 기판 표면에 대하여 약 80° 미만으로 형성된다. 또한, 상기 제1측벽(207a)이 차지하는 비율은 상기 트렌치(207) 깊이, 즉 상기 반도체 기판 상부 표면에서 상기 바닥 사이의 수직 거리를 기준으로 약 60-75%를 차지하며, 상기 제2측벽(207a')은 그 나머지인 25-40%를 차지한다. 따라서, 트렌치 하부는 트렌치 내측으로 경사진 형상을 갖기 때문에 트렌치매립 절연물질의 매립 특성을 향상시키고, 또한 트렌치 상부는 수직 형상을 갖기 때문에 후속 부유 게이트 사진공정시 오정렬에 대한 공정 마진이향상된다.
상술한 바와 같이 수직 측벽 및 경사진 측벽을 갖는 트렌치를 식각 하는 방법을 이하에서 설명한다. 수직 식각할 경우 식각 가스로서 헬륨과 사불화 탄소(CF4)를 사용하며, 약 5 밀리토르(mT)에서, 플라즈마 형성을 위한 소스(source) 파워(power)는 약 300와트(W), 바이어스(bias) 파워는 약 150와트 조건으로 식각을 진행한다. 한편 경사진 측벽을 갖도록 식각하는 경우, 가스로는 HBr, O2, 및 Cl2를 사용하며, 약 3밀리토르의 압력에서 약 300와트의 소스 파워, 약 200 와트의 바이어스 파워 조건으로 진행한다.
다음 도 5b를 참조하면, 상기 트렌치(207) 형성한 후 열산화를 통해 상기 트렌치 측벽(207a, 207a') 및 바닥(207b) 상에 열산화막(205)을 형성한다. 이어서, 상기 트렌치(207)를 완전히 채우도록 상기 패터닝된 트렌치 식각 마스크막(206) 및 상기 열산화막(205) 상에 트렌치매립 절연물질(208)을 증착하고 상기 식각 마스크막(206)을 식각 정지층으로 사용하여 평탄화 공정을 진행한다. 이때, 본 발명에 따르면, 트렌치 하부가 경사지게 형성되어 있기 때문에, 상기 트렌치매립 절연물질(208)이 상기 트렌치(207)를 빈 공간없이 완전히 채울수 있게 된다.
도 5c에 있어서, 상기 패터닝된 식각 마스크막(206)을 제거하여 소자격리영역(208)을 완성한다.
다음, 도 5d를 참조하면, 패터닝된 상기 제 1 부유 게이트막(204) 및 상기 소자격리영역(208) 상에 제 2 부유 게이트막(210)을 증착하고 상기소자격리영역(208)에 의해 전기적으로 분리되도록 패터닝 한다. 즉, 상기 제 2 부유 게이트막(210)이 상기 소자격리영역(208)의 일부에 중첩되도록 상기 활성영역상에만 남겨진다. 이때 상기 제 2 부유 게이트막(210)은 폴리 실리콘으로 형성된다.
다음, 도 5e를 참조하면, 상기 패터닝된 제 2 부유 게이트막(210) 및 상기 노출된 소자분리영역(208) 상에 게이트간 절연막(212)으로 ONO막을 증착한다.
다음, 도 5f를 참조하면, 상기 게이트간 절연막(212) 상에 제어 게이트막(214)을 형성한후, 상기 제어 게이트막(214) 상에 포토레지스트패턴(미도시)을 형성하고 이를 사용하여, 상기 제어 게이트막(214), 상기 게이트간 절연막(212), 패터닝된 상기 제 2 부유 게이트막(210) 및 상기 제 1 부유 게이트막(204)을 순차적으로 식각하여 제어 게이트 전극 및 부유 게이트 전극을 형성한다. 이때 상기 제어 게이트 전극은 상기 활성영역 및 상기 소자분리영역(208)을 가로지르도록, 즉 상기 제 1 및 제 2 부유 게이트막을 가로지르는 방향으로 형성된다. 상기 제어 게이트막(214)은 폴리실리콘으로 형성하거나 또는 폴리실리콘 상에 금속실리사이드, 예를들어, 텅스텐 실리사이드막을 적층하여 형성할 수 있다.
한편 도 6은 본 발명에 따른 트렌치 구조에 있어서, 제 2 부유 게이트막을 패터닝하기 위한 사진 식각 공정에서 오정렬이 발생했을 경우, 후속 제어 게이트 전극 및 부유 게이트 전극 식각 공정후의 소자격리영역을 보여주는 단면도이다. 도시된 바와 같이 오정렬에 대한 여유가 도 3에 비하여 증하했기 때문에, 활성영역이 리세스되는 것을 피할수 있다.
본 발명에 따르면, 트렌치 상부로부터 트렌치 깊이의 약 60~75% 정도는 거의 수직하게 식각하고 나머지 부분은 트렌치 내측츠로 경사지게 식각함으로써, 트렌치매립 절연물질의 매립 특성을 향상시키고, 이에 더하여 플래시 메모리의 경우 부유 게이트 오정렬에 따른 활성영역이 식각되는 문제를 방지할 수 있다.

Claims (7)

  1. 반도체 기판 상에 부유 게이트 산화막, 제 1 부유 게이트막 및 트렌치 식각 마스크막을 차례로 형성하는 단계;
    상기 트렌치 식각 마스크막, 상기 제 1 부유 게이트막 및 상기 부유 게이트 산화막을 차례로 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 단계; 및
    상기 트렌치 식각 마스크막 패턴을 사용하여 노출된 반도체 기판을 소정 깊이 식각 하여 측벽 및 바닥으로 이루어진 트렌치를 형성하는 단계를 포함하되, 상기 트렌치 측벽은 상기 노출된 반도체 기판 표면에 대하여 둔각이 아닌 제1의 각을 이루는 제1측벽 및 상기 제1측벽에 연속하고 상기 트렌치 바닥부와 연결되면서, 상기 노출된 반도체 기판 표면에 대하여 제2의 각을 이루는 제2측벽으로 이루어지며, 상기 제1의 각이 상기 제2의 각보다 상대적으로 더 큰것을 특징으로 하는 반도체 장치의 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1측벽은 상기 트렌치 깊이의 약 60~75%를 이루며, 상기 제2측벽은 상기 트렌치 깊이의 약 40~25%를 이루는 것을 특징으로 하는 반도체 장치의 트렌치 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1의 각은 약 80°이상 약 90°이하이며, 상기 제2의 각은 80° 미만인 것을 특징으로 하는 반도체 장치의 트렌치 형성 방법.
  4. 제 3 항에 있어서,
    상기 트렌치 내부를 트렌치매립 절연물질로 채워 소자 분리 영역을 형성하는 단계;
    상기 트렌치 식각 마스크막을 제거하는 단계;
    상기 활성영역 상의 제 1 부유 게이트 패턴 및 그 양측의 소자 분리 영역 일부 상에 제 2 부유 게이트 패턴을 형성하는 단계;
    상기 제 2 부유 게이트 패턴 및 상기 소자 분리 영역 상에 게이트간 절연막을 형성하는 단계;
    상기 게이트간 절연막 상에 제어 게이트막을 형성하는 단계; 및
    상기 제어 게이트막, 상기 게이트간 절연막, 상기 제 2 및 제 1 부유 게이트 패턴을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 형성 방법.
  5. 반도체 기판이 식각되어 형성된 트렌치에 있어서,
    상기 반도체 기판 표면에 연속하며 그에 대하여 둔각이 아니면서 제1의 각을 이루는 제1측벽;
    상기 제1측벽에 연속하며, 상기 반도체 기판 표면에 대하여 상기 제1의 각보다 작은 제2의 각을 이루는 제2측벽 및 상기 제2측벽에 연속하는 바닥으로 이루어진 트렌치 구조.
  6. 제 5 항에 있어서,
    상기 제1의 각은 약 80°이상 약 90°이하이며, 상기 제2의 각은 80° 미만인 것을 특징으로 하는 트렌치 구조.
  7. 제 6 항 또는 제 7 항에 있어서,
    상기 제1측벽은 상기 트렌치 깊이의 약 60~75%를 이루며, 상기 제2측벽은 상기 트렌치 깊이의 약 40~25%를 이루는 것을 특징으로 하는 트렌치 구조.
KR1020010015162A 2001-03-23 2001-03-23 반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법 KR20020075008A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010015162A KR20020075008A (ko) 2001-03-23 2001-03-23 반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010015162A KR20020075008A (ko) 2001-03-23 2001-03-23 반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20020075008A true KR20020075008A (ko) 2002-10-04

Family

ID=27698443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010015162A KR20020075008A (ko) 2001-03-23 2001-03-23 반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR20020075008A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100664789B1 (ko) * 2004-12-28 2007-01-04 동부일렉트로닉스 주식회사 플래시 메모리의 부유 게이트 형성 방법
KR100705946B1 (ko) * 2002-12-26 2007-04-11 주식회사 하이닉스반도체 플래쉬 메모리 소자 제조 방법
KR100745934B1 (ko) * 2006-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705946B1 (ko) * 2002-12-26 2007-04-11 주식회사 하이닉스반도체 플래쉬 메모리 소자 제조 방법
KR100664789B1 (ko) * 2004-12-28 2007-01-04 동부일렉트로닉스 주식회사 플래시 메모리의 부유 게이트 형성 방법
KR100745934B1 (ko) * 2006-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US7608878B2 (en) 2006-06-30 2009-10-27 Hynix Semiconductor Inc. Semiconductor device manufactured with a double shallow trench isolation process
US7803689B2 (en) 2006-06-30 2010-09-28 Hynix Semiconductor Inc. Semiconductor device manufactured with a double shallow trench isolation process

Similar Documents

Publication Publication Date Title
US6620681B1 (en) Semiconductor device having desired gate profile and method of making the same
KR100616389B1 (ko) 반도체 장치 및 그 제조 방법
US7355242B2 (en) Semiconductor device
US8294236B2 (en) Semiconductor device having dual-STI and manufacturing method thereof
KR100847308B1 (ko) 반도체 소자 및 그 제조 방법.
KR100473733B1 (ko) 반도체 소자 및 그의 제조방법
US7160789B2 (en) Shallow trench isolation and method of forming the same
KR20020074999A (ko) 트렌치 격리 구조 및 그 형성 방법
US7144790B2 (en) Shallow trench isolation type semiconductor device and method of forming the same
KR100845103B1 (ko) 반도체소자의 제조방법
KR20020075008A (ko) 반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법
US20090068818A1 (en) Method of forming an isolation layer of a semiconductor device
KR20070004341A (ko) 플래쉬 메모리 소자의 제조방법
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100476704B1 (ko) 반도체 소자의 제조방법
KR20020072984A (ko) 서로 다른 크기를 갖는 트렌치 격리 구조 및 이를형성하는 방법
KR20030049781A (ko) 플래시 메모리 셀 제조 방법
KR100575616B1 (ko) 반도체소자의 무경계 콘택홀 형성방법
KR100459928B1 (ko) 반도체 소자의 제조 방법
KR100671583B1 (ko) 반도체 소자 및 그 제조 방법
KR100226735B1 (ko) 격리막 형성 방법
KR20060134320A (ko) 반도체소자의 트랜치 소자분리막 및 그 제조방법
KR20060113268A (ko) 리세스게이트를 구비한 반도체장치의 제조 방법
KR20070093535A (ko) 반도체 소자의 제조 방법
KR20000074388A (ko) 트렌치 격리 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination