KR20060113268A - 리세스게이트를 구비한 반도체장치의 제조 방법 - Google Patents

Abstract

본 발명은 리세스게이트 식각 공정시 발생하는 뿔을 감소시킬 수 있는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 리세스예정지역과 소자분리예정지역을 갖는 반도체 기판의 상기 리세스예정지역을 식각하여 리세스패턴을 형성하는 단계, 상기 반도체기판의 소자분리예정지역을 상기 리세스패턴보다 더 깊이 식각하여 소자분리를 위한 트렌치를 형성하는 단계, 상기 트렌치와 상기 리세스패턴을 매립하는 절연막을 형성하는 단계, 상기 리세스패턴에 매립된 절연막을 선택적으로 제거하는 단계, 및 상기 리세스패턴에 자신의 하부가 매립되는 구조의 게이트를 형성하는 단계를 포함하고, 이와 같이 리세스패턴을 먼저 형성한 후 소자분리공정을 진행하므로써 리세스게이트식각공정시 발생되는 뿔을 감소시킨다.

리세스게이트, 뿔, 소자분리

Description

리세스게이트를 구비한 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}

도 1a는 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도,

도 1b는 도 1a의 Ⅰ∼Ⅰ'선에 따른 단면도,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,

도 3은 도 2b의 Ⅱ∼Ⅱ'선에 따른 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 리세스게이트마스크

23 : 리세스패턴 24 : ISO 마스크

25 : 트렌치 26 : 측벽산화막

27 : 갭필산화막 28 : 감광막패턴

29 : 게이트산화막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스게이트를 구비한 반도체장치의 제조 방법에 관한 것이다.

최근에, 반도체장치의 회로선폭이 감소함에 따라 채널길이가 작아져 채널길이를 증가시키기 위하여 활성영역을 수십 nm 정도 리세스(Recess)시키고, 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.

위와 같이 리세스 게이트를 갖는 반도체장치를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.

도 1a는 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도이고, 도 1b는 도 1a의 Ⅰ∼Ⅰ'선에 따른 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)을 제외한 나머지 반도체 기판(11)은 활성영역(13)으로 정의된다.

다음으로, 반도체 기판(11)의 활성영역(13)에 대해 웰 형성을 위한 이온주입을 진행한 후, 활성영역(13)을 소정 깊이로 식각하여 리세스패턴(14)을 형성하는 리세스게이트식각 공정을 진행한다.

이어서, 리세스패턴(14)을 포함한 전면에 게이트절연막(15)을 형성하고, 게이트절연막(15) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(16)을 형성한다.

위와 같이, 종래기술은 리세스패턴(14)에 자신의 하부가 매립되고 상부는 반도체 기판(11)의 표면 위로 돌출되는 리세스구조의 게이트전극(16)을 구현하고 있다. 따라서, 게이트전극(16) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.

그러나, 종래기술은 리세스패턴(14)을 형성하기 위한 리세스게이트식각 공정시 소자분리막(12)과 활성영역(13)의 경계지역에 존재하는 반도체 기판을 깨끗이 제거하지 못하여 뿔(Horn, H)이 발생하는 문제가 있다.

즉, 도 1b에 도시된 바와 같이, 리세스패턴(14)을 형성하기 위한 리세스게이트식각공정시 소자분리막(12)에 접하는 활성영역(13) 모서리의 최외각 부분에 뿔(Horn, H)이 형성되는 것을 피할 수 없다. 이와 같이 뿔이 발생되는 이유는 산화막 물질로 형성한 소자분리막(12)이 활성영역(13)의 모서리에 인접하는 곳에서 식각을 방해하는 역할을 하기 때문이다.

이러한 뿔(H)이 충분히 제거되지 않으면, 문턱전압의 저하요인이 되고, 이로 인해 반도체장치의 리프레시 특성이 오히려 저하되는 문제를 초래한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트 식각 공정시 발생하는 뿔을 감소시킬 수 있는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 리세스예정지역과 소자분리예정지역을 갖는 반도체 기판의 상기 리세스예정지역을 식각하여 리세스패턴을 형성하는 단계, 상기 반도체기판의 소자분리예정지역을 상기 리세스패턴보다 더 깊이 식각하여 소자분리를 위한 트렌치를 형성하는 단계, 상기 트렌치와 상기 리세스패턴을 매립하는 절연막을 형성하는 단계, 상기 리세스패턴에 매립된 절연막을 선택적으로 제거하는 단계, 및 상기 리세스패턴에 자신의 하부가 매립되는 구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 리세스패턴에 매립된 절연막을 제거하는 단계는 상기 트렌치와 리세스패턴을 매립하는 절연막을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 리세스패턴을 오픈시키고 상기 트렌치를 덮는 감광막패턴을 형성하는 단계, 및 상기 감광막패턴을 식각배리어로 하여 상기 리세스패턴에 매립된 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술하는 본 발명은 리세스게이트식각 공정시 발생하는 뿔을 감소시키거나 또는 뿔을 제거하기 위해 리세스게이트식각 공정을 먼저 진행한 후에 소자분리 공정을 진행한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체기판(21) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스예정지역을 오픈시키는 리세스게이트마스크(22)를 형성한다.

이어서, 리세스게이트마스크(22)를 식각마스크로 하여 반도체기판(21)의 리세스예정지역을 500Å∼2000Å의 깊이로 식각하여 리세스패턴(23)을 형성하는 리세스게이트식각 공정을 진행한다. 이때, 리세스패턴(23)은 후속 게이트전극의 하부가 매립될 지역이다.

위와 같이, 본 발명은 소자분리공정을 먼저 진행하는 것이 아니라, 리세스게이트식각 공정을 소자분리공정에 앞서 진행하여 리세스패턴(23)을 형성한다. 이와 같이, 리세스패턴(23)을 소자분리공정에 앞서 형성하면 뿔이 발생되지 않는데, 그 이유는 후속 트렌치 식각시 설명하기로 한다.

도 2b에 도시된 바와 같이, 리세스게이트마스크(22)를 제거한 후, 리세스패턴을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리예정지역을 노출시키는 ISO 마스크(24)를 형성한다. 이때, ISO 마스크(24)는 소자분리 를 위한 트렌치 형성을 위해 도입된 마스크이다.

다음으로, ISO 마스크(24)를 식각마스크로 사용하여 노출된 반도체기판(21)의 소자분리예정지역을 소정 깊이로 식각하여 소자분리를 위한 트렌치(25)를 형성한다. 이때, 트렌치(25)는 전술한 리세스패턴(23)보다 깊이가 더 깊다.

위와 같은 트렌치(25) 형성시 식각타겟은 리세스패턴(23) 형성시의 식각타겟(500Å∼2000Å)보다 더 큰 2000Å∼5000Å으로 하는데, 이로써 뿔이 발생되지 않는다(도 3 참조).

도 3은 도 2b의 Ⅱ∼Ⅱ'선에 따른 단면도로서, 반도체기판(21)의 표면(100)으로부터 소정 깊이를 갖고 형성된 리세스패턴(23)을 채우는 ISO 마스크(24)를 형성한 후에 소자분리예정지역을 리세스패턴(23)보다 더 깊이 식각하여 트렌치(25)를 형성한다.

이때, 트렌치(25)와 리세스패턴(23)의 경계부분에서 뿔이 발생되지 않음을 알 수 있다.

도 2c에 도시된 바와 같이, ISO 마스크(24)를 제거한 후, 측벽산화(Wall oxidation) 공정을 진행하여 트렌치(25)의 표면, 리세스패턴(23)의 표면 및 반도체기판(21)의 표면 상에 측벽산화막(26)을 형성한다. 여기서, 측벽산화 공정은 트렌치(25) 형성시 받은 플라즈마손상 또는 격자결함을 치유해주기 위한 것이다.

다음으로, 측벽산화막(26)을 포함한 전면에 리세스패턴(23)과 트렌치(25)를 채울때까지 갭필산화막(27)을 증착한다. 여기서, 갭필산화막(27)은 바람직하게 트렌치(25)를 완전히 채울때까지 전면에 증착하는데, 리세스패턴(23)은 트렌치(25)보 다 깊이가 얕으므로 트렌치(25)가 완전히 갭필되기 전에 갭필이 완료될 것이다.

다음으로, 반도체기판(21)의 표면이 드러날때까지 CMP 공정을 진행한다.

이와 같은 CMP 공정에 의해 트렌치(25)에 매립되는 형태로 잔류하는 갭필산화막(27)과 측벽산화막(26)은 소자분리막(ISO)이 된다.

도 2d에 도시된 바와 같이, 소자분리막(ISO)을 제외한 나머지 리세스패턴(23)에 잔류하고 있는 갭필산화막(27)과 측벽산화막(26)을 제거하기 위해 추가로 마스크 및 식각 공정을 진행한다.

예컨대, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리막(ISO)을 제외한 나머지 지역을 오픈시키는 감광막패턴(28)을 형성한다.

상기 감광막패턴(28)을 식각마스크로 사용하여 오픈된 리세스패턴(23)의 갭필산화막(27)과 측벽산화막(26)을 선택적으로 제거한다. 이때, 리세스패턴(23)에 잔류하고 있는 갭필산화막(27)과 측벽산화막(26)은 건식식각 또는 습식식각을 통해 제거한다.

예컨대 습식식각으로 진행하는 경우에는 HF 케미컬을 사용하고, 건식식각인 경우에는 CF₄와 같은 불소기(Fluorine base)에 Ar와 O₂를 첨가하여 진행한다.

위와 같은 추가 식각 공정을 통해 리세스패턴(23)에 잔류하고 있는 갭필산화막(27)과 측벽산화막(26)이 모두 제거되므로 리세스패턴(23)이 다시 오픈된다.

도 2e에 도시된 바와 같이, 감광막패턴(28)을 제거한 후, 리세스패턴(23)의 표면 형상을 따라 반도체 기판(21) 상에 게이트산화막(29)을 형성한다.

이어서, 게이트산화막(29) 상에 게이트폴리실리콘(30), 게이트텅스텐실리사이드(31), 게이트하드마스크(32)를 차례로 적층하여 게이트스택층을 형성한 후, 게이트마스크(도시 생략)를 식각마스크로 사용하여 게이트스택층을 식각하여 리세스패턴(23)에 자신의 하부가 매립되는 리세스 구조의 게이트를 완성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 리세스게이트식각공정시 발생되는 뿔을 감소시키므로써 리프레시특성을 향상시킬 수 있어 반도체장치의 수율을 증가시킬 수 있는 효과가 있다.

Claims (7)

1. 리세스예정지역과 소자분리예정지역을 갖는 반도체 기판의 상기 리세스예정지역을 식각하여 리세스패턴을 형성하는 단계;

   상기 반도체기판의 소자분리예정지역을 상기 리세스패턴보다 더 깊이 식각하여 소자분리를 위한 트렌치를 형성하는 단계;

   상기 트렌치와 상기 리세스패턴을 매립하는 절연막을 형성하는 단계

   상기 리세스패턴에 매립된 절연막을 선택적으로 제거하는 단계; 및

   상기 리세스패턴에 자신의 하부가 매립되는 구조의 게이트를 형성하는 단계

   를 포함하는 반도체장치의 제조 방법.
2. 제1항에 있어서,

   상기 리세스패턴에 매립된 절연막을 제거하는 단계는,

   상기 트렌치와 리세스패턴을 매립하는 절연막을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 리세스패턴을 오픈시키고 상기 트렌치를 덮는 감광막패턴을 형성하는 단계; 및

   상기 감광막패턴을 식각배리어로 하여 상기 리세스패턴에 매립된 절연막을 제거하는 단계

   를 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
3. 제2항에 있어서,

   상기 리세스패턴에 매립된 절연막을 제거하는 단계는,

   습식식각 또는 건식식각으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
4. 제3항에 있어서,

   상기 습식식각은 HF 케미컬을 이용하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
5. 제3항에 있어서,

   상기 건식식각은 불소기 가스에 Ar와 O₂를 첨가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,

   상기 리세스패턴의 식각타겟은 500Å∼2000Å인 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제6항에 있어서,

   상기 트렌치의 식각타겟은 2000Å∼5000Å인 것을 특징으로 하는 반도체장치의 제조 방법.

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