KR100615593B1 - 리세스채널을 구비한 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 RCAT 공정시 하드마스크산화막을 제거할 때 발생하는 모우트의 깊이를 최소화할 수 있는 리세스채널을 구비한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판에 트렌치형 소자분리막을 형성하는 단계, 상기 반도체기판 상부에 리세스채널예정영역을 노출시키면서 하드마스크질화막, 하드마스크산화막 및 하드마스크폴리실리콘막의 순서로 적층된 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각배리어로 상기 반도체 기판의 리세스채널예정영역을 식각하여 트렌치를 형성하는 단계, 상기 하드마스크질화막을 식각중지막으로 하여 상기 하드마스크산화막을 선택적으로 제거하는 단계, 상기 하드마스크질화막을 선택적으로 제거하는 단계, 및 상기 트렌치에 자신의 일부가 매립되는 게이트전극을 형성하는 단계를 포함한다.
RCAT, STI, 모우트, 하드마스크, 잔막

Description

리세스채널을 구비한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS CHANNEL}
도 1a 내지 도 1c는 종래기술에 따른 RCAT 기술을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2a는 종래기술에 따른 모우트가 발생된 상태를 나타낸 도면,
도 2b는 모우트에 게이트전극 잔막이 잔류함을 보여주는 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 RCAT 기술을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 하드마스크질화막 24 : 하드마스크산화막
25 : 하드마스크폴리실리콘막 26 : 마스크
27 : 트렌치 28 : 게이트산화막
29 : 게이트전극 30 : 소스/드레인 영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 RCAT 기술을 이용한 반도체소자의 제조 방법에 관한 것이다.
반도체 제조 공정이 고집적화 및 초미세화됨에 따라 요구되는 공정 능력 및 신뢰도는 높아지고 있다. 특히, DRAM의 경우에는 STI(Shallow Trench Isolation) 및 게이트 형성 공정에 의해 트랜지스터 특성이 대부분 결정되고, 이 트랜지스터 특성은 DRAM의 전체적인 안정성에 가장 중요한 요소로 작용한다. 따라서, STI 및 게이트 형성 공정의 안정도를 향상시키는 것은 DRAM의 전체 신뢰도를 확보하기 위해 반드시 확보하여만 하는 사항이다.
STI는 반도체소자의 소자분리방법중의 하나로서, 실리콘 기판에 트렌치(trench)를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 로코스(LOCOS)법에 의한 소자분리보다 작은 분리영역을 구현할 수 있는 기술이다.
최근에 DRAM 제조시 리프레시 특성을 개선하기 위해 RCAT(Recessed Channel Array Transistor) 기술이 제안되었다.
도 1a 내지 도 1c는 종래기술에 따른 RCAT 기술을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 STI 구조의 소자분리막(12)을 형성한 후, 반도체 기판(12) 상부에 하드마스크산화막(13)과 하드마스크폴리실리콘 막(14)을 차례로 증착한다. 여기서, 하드마스크산화막(13)과 하드마스크폴리실리콘막(14)은 리세스채널을 형성하기 위한 하드마스크로 사용된다.
다음으로, 하드마스크폴리실리콘막(14) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스채널을 형성하기 위한 마스크(15)를 형성한다.
계속해서, 마스크(15)를 식각배리어로 하드마스크폴리실리콘막(14)과 하드마스크산화막(13)을 식각하여 반도체 기판(11)의 리세스채널예정영역을 노출시킨다.
도 1b에 도시된 바와 같이, 노출된 리세스채널예정영역을 소정 깊이로 식각하여 트렌치(16)를 형성한다. 상기한 트렌치(16) 형성시 마스크(15)는 모두 소모되고 하드마스크산화막(13)과 하드마스크폴리실리콘막(14)이 잔류한다.
도 1c에 도시된 바와 같이, 하드마스크산화막(13)과 하드마스크폴리실리콘막(14)을 습식식각을 통해 제거한다.
다음으로, 트렌치(16)를 포함한 전면에 게이트산화막(17)을 형성한 후, 게이트산화막(17) 상에 트렌치(16)를 채울때까지 게이트전극용 도전막을 증착한다.
이어서, 게이트전극용 도전막과 게이트산화막(16)을 선택적으로 패터닝하여 게이트전극용 도전막으로 된 게이트전극(18)을 형성한다. 이때, 게이트전극(18)은 트렌치에 매립되는 하부영역과 반도체 기판(11) 상부로 돌출되는 상부영역을 갖고 형성되며, 이에 따라 게이트전극의 하부영역에 의해 리세스 채널이 형성된다.
다음으로, 반도체 기판(11)에 이온주입을 진행하여 소스/드레인영역(19)을 형성한다.
그러나, 종래기술은 리세스채널이 형성되는 트렌치를 형성하기 위해 도입된 하드마스크, 즉 하드마스크산화막(13)과 하드마스크폴리실리콘막(14)을 습식제거할 때, 소자분리막(12)의 탑코너 에지에서 모우트(Moat)가 발생된다.
도 2a는 종래기술에 따른 모우트가 발생된 상태를 나타낸 것이고, 도 2b는 모우트에 게이트전극 잔막이 잔류함을 보여주는 도면이다.
도 2a를 참조하면, 하드마스크산화막(13)을 제거한 후, 소자분리막의 탑코너 에지에서 활성영역보다 표면이 낮아지는 모우트(M)가 발생되고 있다.
이와 같은 모우트(Moat)는 하드마스크산화막(13)을 습식식각을 통해 제거할 때 산화막질인 소자분리막(12)도 같이 습식식각됨에 따라 발생하는 것이며, 게이트산화막 형성전에 진행하는 세정공정에서도 추가로 습식식각되어 모우트의 깊이가 더욱 깊어지는 문제가 있다.
이러한 깊어진 모우트로 인해 도 2b에 도시된 바와 같이, 게이트전극용 도전막을 식각하여 게이트전극을 형성할 때, 모우트에 형성된 도전막(18a)까지 식각하는 것이 어려워지고 있다. 여기서, 모우트에 게이트전극용 도전막(18a)이 잔류하면 전도성 패턴간 숏트를 유발할 수도 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, RCAT 공정시 하드마스크산화막을 제거할 때 발생하는 모우트의 깊이를 최소화할 수 있는 리세스채널을 구비한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판에 트렌치형 소자분리막을 형성하는 단계, 상기 반도체기판 상부에 리세스채널예정영역을 노출시키면서 하드마스크질화막, 하드마스크산화막 및 하드마스크폴리실리콘막의 순서로 적층된 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각배리어로 상기 반도체 기판의 리세스채널예정영역을 식각하여 트렌치를 형성하는 단계, 상기 하드마스크질화막을 식각중지막으로 하여 상기 하드마스크산화막을 선택적으로 제거하는 단계, 상기 하드마스크질화막을 선택적으로 제거하는 단계, 및 상기 트렌치에 자신의 일부가 매립되는 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 하드마스크산화막은, 습식식각을 통해 제거하는 것을 특징으로 하고, 상기 하드마스크질화막은, 습식식각 또는 건식식각을 통해 제거하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 RCAT 기술을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)에 트렌치형 소자분리막(22)을 형성한 후, 반도체 기판(22) 상부에 하드마스크질화막(23)을 증착한다.
이때, 하드마스크질화막(23)은 50Å∼200Å 두께로 형성하며, 예를 들어 실리콘질화막(Si3N4)으로 형성한다.
다음으로, 하드마스크질화막(23) 상에 하드마스크산화막(24)과 하드마스크폴리실리콘막(25)을 차례로 증착한다. 여기서, 하드마스크산화막(24)은 실리콘산화막(SiO2)로 형성하되, 그 두께는 50Å∼200Å이 바람직하고, 하드마스크폴리실리콘막(25)은 통상적으로 반도체 제조 공정시 사용하는 폴리실리콘막으로 형성하되, 그 두께는 하드마스크 역할을 충분히 수행할 수 있도록 500Å∼2000Å이 바람직하다.
위와 같이, 본 발명에서는 리세스채널을 형성하기 위한 하드마스크의 구조를 하드마스크질화막(23), 하드마스크산화막(24)과 하드마스크폴리실리콘막(25)의 삼중 구조로 형성하고 있다. 여기서, 하드마스크질화막(23)은 리세스채널을 형성하기 위한 하드마스크 외에 후속 하드마스크산화막(24) 식각시 식각중지막으로 사용된다.
다음으로, 하드마스크폴리실리콘막(25) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스채널을 형성하기 위한 마스크(26)를 형성한다.
계속해서, 마스크(26)를 식각배리어로 하드마스크폴리실리콘막(25)과 하드마스크산화막(24) 및 하드마스크질화막(23)을 순차적으로 식각하여 반도체 기판(21)의 리세스채널예정영역을 노출시킨다.
다른 방법으로, 마스크(26)를 식각배리어로 먼저 하드마스크폴리실리콘막(25)을 식각한 후, 마스크(26)를 제거하고, 하드마스크폴리실리콘막(25)을 식각배리어로 하드마스크산화막(24)과 하드마스크질화막(23)을 식각할 수 있다.
도 3b에 도시된 바와 같이, 노출된 리세스채널예정영역을 소정 깊이로 식각하여 트렌치(27)를 형성한다. 상기한 트렌치(27) 형성시 마스크(26)와 하드마스크폴리실리콘막(25)은 모두 소모되고 하드마스크질화막(23)과 하드마스크산화막(24)이 잔류한다.
도 3c에 도시된 바와 같이, 하드마스크질화막(23)을 식각중지막으로 하여 하드마스크산화막(24)을 습식식각한다. 이때, 하드마스크산화막(24)을 습식식각할 때 불산(HF) 용액을 이용하며, 불산 용액은 질화막질은 식각하지 못하는 특성이 있으므로 하드마스크질화막(23)은 충분히 식각중지막 역할을 수행할 수 있다.
도 3d에 도시된 바와 같이, 하드마스크질화막(23)을 습식식각한다. 이때, 하드마스크질화막(23)은 인산(H3PO4) 용액을 이용하여 습식식각하며, 인산용액에 대해 산화막질인 소자분리막(22)은 선택비를 가지므로 식각되지 않는다.
한편, 하드마스크질화막(23)은 습식식각외에 건식식각법으로도 제거할 수 있다.
도 3e에 도시된 바와 같이, 트렌치(27)를 포함한 전면에 게이트산화막(28)을 형성한 후, 게이트산화막(28) 상에 트렌치(27)를 채울때까지 게이트전극용 도전막을 증착한다.
이어서, 게이트전극용 도전막과 게이트산화막(28)을 선택적으로 패터닝하여 게이트전극용 도전막으로 된 게이트전극(29)을 형성한다. 이때, 게이트전극(29)은 트렌치에 매립되는 하부영역과 반도체 기판(21) 상부로 돌출되는 상부영역을 갖고 형성되며, 이에 따라 게이트전극의 하부영역에 의해 리세스 채널이 형성된다.
다음으로, 반도체 기판(21)에 이온주입을 진행하여 소스/드레인영역(30)을 형성한다.
상기한 실시예에 따르면, 하드마스크산화막(24)을 습식식각할 때, 하드마스크질화막(23)이 식각중지막 역할을 수행하므로 소자분리막(22)이 식각되는 것을 방지한다. 이로써 소자분리막(22)의 탑코너 에지에서 모우트가 발생되는 것을 억제한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 RCAT 기술을 이용하여 반도체소자를 제조할 때 소자분리막의 탑코너 에지에서 모우트가 발생되는 것을 방지하도록 하드마스크질화막을 도입 하므로써 잔막없이 게이트전극의 식각 공정을 용이하게 진행할 수 있어 소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판에 트렌치형 소자분리막을 형성하는 단계;
    상기 반도체기판 상부에 리세스채널예정영역을 노출시키면서 하드마스크질화막, 하드마스크산화막 및 하드마스크폴리실리콘막의 순서로 적층된 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각배리어로 상기 반도체 기판의 리세스채널예정영역을 식각하여 트렌치를 형성하는 단계;
    상기 하드마스크질화막을 식각중지막으로 하여 상기 하드마스크산화막을 선택적으로 제거하는 단계;
    상기 하드마스크질화막을 선택적으로 제거하는 단계; 및
    상기 트렌치에 자신의 일부가 매립되는 게이트전극을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 하드마스크산화막은, 습식식각을 통해 제거하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제1항에 있어서,
    상기 하드마스크질화막은, 습식식각 또는 건식식각을 통해 제거하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 하드마스크질화막은, 50Å∼200Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 하드마스크산화막은, 50Å∼200Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020040031938A 2004-05-06 2004-05-06 리세스채널을 구비한 반도체소자의 제조 방법 KR100615593B1 (ko)

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