KR101169685B1 - 반도체 소자의 리세스 게이트 형성방법 - Google Patents
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Abstract
본 발명은 리세스 영역 내의 돌기 부분으로 인한 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)를 방지하여 반도체 소자의 리플레쉬 특성 및 셀 특성을 개선시킬 수 있는 반도체 소자의 리세스 게이트 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 리세스 게이트 형성방법은, 게이트 형성 영역을 포함한 활성 영역과 소자분리 영역을 갖는 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 활성 영역의 게이트 형성 영역을 식각하여 리세스 영역을 형성하는 단계; 상기 트렌치와 리세스 영역을 매립하도록 기판 전면 상에 산화막을 형성하는 단계; 상기 산화막을 기판이 노출되도록 CMP하여 상기 트렌치에 소자분리막을 형성하는 단계; 상기 리세스 영역 내의 산화막을 제거하는 단계; 및 상기 산화막이 제거된 리세스 영역 상에 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 종래기술에 따른 리세스 게이트를 형성하는데 이용되는 레티클의 레이아웃.
도 2는 도 1의 A－A´선 및 B－B´선에 대응하며, 종래기술에 따른 리세스 영역이 형성된 상태의 반도체 소자의 단면도.
도 3은 도 1의 B－B´선에 대응하며, 종래기술의 문제점을 설명하기 위한 반도체 소자의 사진.
도 4a 내지 도 4f는 도 1의 A－A´선 및 B－B´선에 대응하며, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명의 다른 실시예에 따른 리세스 게이트를 형성하는데 이용되는 레티클의 레이아웃.
*도면의 주요 부분에 대한 부호의 설명*
41 : 반도체 기판 T : 트렌치
42 : 제1마스크패턴 HR : 리세스 영역
43 : 선형질화막 44 : 산화막
44a : 소자분리막 45 : 제2마스크패턴
46 : 게이트절연막 47 : 게이트도전막
48 : 하드마스크막 49 : 리세스 게이트
본 발명은 반도체 소자의 리세스 게이트 형성방법에 관한 것으로, 특히, 리세스 영역 내의 돌기 부분으로 인한 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)를 방지하여 리플레쉬 특성 및 셀 특성을 개선시킬 수 있는 반도체 소자의 리세스 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱 전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 상기 리세스 채널을 갖는 리세스 게이트의 경우, 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는, 도 1 및 도 2를 참조하여 종래기술에 따른 리세스 게이트를 갖는 반도체 소자를 설명하기로 한다.
도 1은 종래기술에 따른 리세스 게이트를 형성하는데 이용되는 레티클의 레 이아웃으로서, 도시된 바와 같이, 게이트 형성 영역을 포함하는 활성 영역(11)과 상기 활성 영역(11)을 정의하는 소자분리막(12)이 구비된 반도체 기판 상에 활성 영역(11) 및 소자분리막(12) 상에 일체형의 라인 타입으로 게이트 라인(13)이 형성된다.
도 2는 도 1의 A－A´선 및 B－B´선에 대응하며, 종래기술에 따른 리세스 영역이 형성된 상태의 반도체 소자의 단면도로서, 도시된 바와 같이, 소자분리막(22)에 의해 정의된 기판(21) 활성 영역에 리세스 영역(HR)이 형성된다.
그러나, 전술한 종래기술의 경우에는, 상기 리세스 영역을 형성하기 위한 식각 공정시 실리콘으로 이루어진 기판과 산화막으로 형성된 소자분리막의 식각속도 차이로 인하여 상기 소자분리막과 인접한 리세스 영역의 양측 모서리 부분에 돌기 부분이 존재하게 된다.
자세하게, 상기 소자분리막은 기판보다 식각속도가 느리기 때문에, 소자분리막과 인접한 부분에서의 기판 식각량은 다른 부분에서의 기판 식각량보다 상대적으로 작다. 따라서, 도 3에 도시된 바와 같이, 소자분리막과 인접한 부분의 리세스 영역 양측 모서리에 돌기 부분이 존재하게 된다.
상기 리세스 영역에 돌기 부분이 잔류한 채 게이트를 형성하게 되면, 소오스 영역과 드레인 영역 간의 기생 채널, 또는, 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)가 발생하며, 이때문에, 반도체 소자의 리플레쉬 특성 및 셀 특성이 저하된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 영역 내의 돌기 부분으로 인한 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)를 방지할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)를 방지함으로써, 소자의 리플레쉬 특성 및 셀 특성을 개선할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 리세스 게이트 형성방법은, 게이트 형성 영역을 포함한 활성 영역과 소자분리 영역을 갖는 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 활성 영역의 게이트 형성 영역을 식각하여 리세스 영역을 형성하는 단계; 상기 트렌치와 리세스 영역을 매립하도록 기판 전면 상에 산화막을 형성하는 단계; 상기 산화막을 기판이 노출되도록 CMP하여 상기 트렌치에 소자분리막을 형성하는 단계; 상기 리세스 영역 내의 산화막을 제거하는 단계; 및 상기 산화막이 제거된 리세스 영역 상에 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 리세스 영역은 활성 영역 및 소자분리막 상에 일체형의 라인 타입으로 형성하거나, 또는, 활성 영역 및 이에 인접한 소자분리막 부분 상에만 도 트 타입으로 형성한다.
상기 리세스 영역을 형성하는 단계 후, 그리고, 상기 트렌치와 리세스 영역을 매립하도록 기판 전면 상에 산화막을 형성하는 단계 전, 상기 트렌치와 리세스 영역이 형성된 기판 표면에 선형질화막을 형성하는 단계;를 더 포함한다.
상기 선형질화막은 상기 리세스 영역 내의 산화막 제거시 함께 제거된다.
상기 산화막은 HDP(High Density Plasma) 산화막으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 트렌치 내에 산화막을 매립하여 기판과 식각속도 차이를 갖는 소자분리막을 형성하기 전에, 기판의 게이트 형성 영역을 식각하여 리세스 영역을 형성함으로써 상기 리세스 영역의 양측 모서리 부분에 돌기 부분이 형성되는 것을 방지한다.
이렇게 하면, 상기 돌기 부분으로 인하여 유발되는 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)를 방지할 수 있으며, 이를 통해, 소자의 리플레쉬 특성 및 셀 특성을 개선할 수 있다.
자세하게, 도 4a 내지 도 4f는 도 1의 A－A´선 및 B－B´선에 대응하며, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 게이트 형성 영역을 갖는 활성 영역과 소자분리 영역으로 구획된 반도체 기판(41)의 소자분리 영역을 건식 식각하여 트렌치(T)를 형성한다. 이어서, 상기 트렌치(T)가 형성된 기판(41) 상에 활성 영역의 게이트 형성 영역을 노출시키는 제1마스크패턴(42)을 형성한다.
도 4b를 참조하면, 상기 제1마스크패턴(42)에 의해 노출된 기판(41) 부분을 건식 식각하여 상기 활성 영역에 리세스 영역(HR)을 형성한 다음 제1마스크패턴(42)을 제거한다.
이때, 상기 리세스 영역(HR)의 형성시 게이트 형성 영역 양측에는 트렌치(T)만 형성되어 있을 뿐이며, 상기 트렌치(T) 내에 기판(41)과 식각속도 차이가 있는 산화막(44)이 매립되지 않은 상태이다. 따라서, 상기 리세스 영역(HR)의 양측 모서리에 식각속도 차로 인해 유발되는 돌기 부분이 존재하지 않는다.
도 4c를 참조하면, 상기 리세스 영역(HR) 및 트렌치(T)가 형성된 기판(41) 전면 상에 측벽산화막(도시안됨)과 선형질화막(43)을 형성한다. 계속해서, 상기 선형질화막(43) 상에 상기 트렌치(T)와 리세스 영역(HR)을 완전히 매립하도록 산화막(44)을 증착한다. 이때, 상기 산화막(44)은 HDP(High Density Plasma) 산화막으로 증착한다.
도 4d를 참조하면, 기판(41)이 노출되도록 상기 산화막(44)을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(T) 내에 활성 영역을 정의하는 소자분리막(44a)을 형성한다. 그 다음, 상기 소자분리막(44a)이 형성된 기판(41) 상에 리세스 영역(HR)을 노출시키는 제2마스크패턴(45)을 형성한다.
도 4e를 참조하면, 상기 제2마스크패턴(45)에 의해 노출된 리세스 영역(HR) 내의 산화막을 제거한다. 상기 산화막의 제거는 식각 공정으로 수행하며, 상기 식각 공정시 리세스 영역(HR) 내에 형성된 선형질화막(43) 및 측벽산화막이 함께 제거된다.
도 4f를 참조하면, 상기 리세스 영역(HR)을 포함한 기판(41) 결과물 상에 게이트절연막(46), 게이트도전막(47), 하드마스크막(48)을 차례로 증착한다. 상기 게이트절연막(46)은 통상 산화막으로 형성하고, 상기 게이트도전막(47)은 통상 폴리실리콘막으로 형성하며, 상기 하드마스크막(48)은 통상 질화막으로 형성한다.
다음으로, 상기 하드마스크막(48)과 게이트도전막(47) 및 게이트절연막(46)을 차례로 식각하여 상기 리세스 영역(HR)에 리세스 게이트(49)를 형성한다. 그리고, 상기 리세스 게이트(49)의 양측벽에 스페이서(도시안됨)를 형성함과 아울러, 리세스 게이트(49)의 양측 기판(41) 내에 이온주입을 수행하여 소오스/드레인 영역(도시안됨)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 트렌치를 산화막으로 매립하여 소자분리막을 형성하기 전에 활성 영역을 식각하여 리세스 영역을 먼저 형성함으로써, 상기 소자분리막과 기판의 식각속도 차로 인해 리세스 영역의 양측 모서리에 유발되는 돌기 부분이 형성되는 것을 방지할 수 있다. 따라서, 상기 돌기 부분으로 인해 야기되는 단채널효과(Short Channel Effect)와 오프 누설전류(Off Leakage Current)를 방지할 수 있으며, 이를 통해, 반도체 소자의 리플레쉬 특성 및 셀 특성을 개선할 수 있다.
한편, 전술한 본 발명의 실시예에서는 상기 리세스 영역을 활성 영역 및 소자분리막 상에 일체형의 라인 타입으로 형성하였지만, 본 발명의 다른 실시예로서, 도 5에 도시된 바와 같이, 상기 리세스 영역(HR)을 활성 영역(51) 및 이에 인접한 소자분리막(52) 부분 상에만 도트(Dot) 타입으로 형성함으로써 상기 리세스 영역(HR) 양측 모서리에 돌기 부분이 형성되는 것을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 트렌치를 산화막으로 매립하여 소자분리막을 형성하기 전에 활성 영역을 식각하여 상기 리세스 영역을 먼저 형성함으로써, 상기 식각 공정시 리세스 영역의 양측 모서리에 돌기 부분이 형성되는 것을 방지할 수 있다.
따라서, 본 발명은 상기 돌기 부분이 형성되는 것을 방지함으로써, 상기 돌기 부분으로 인하여 유발되는 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)의 발생을 방지할 수 있으며, 이를 통해, 반도체 소자의 리플레쉬 특성 및 셀 특성을 개선할 수 있다.
Claims (5)
- 게이트 형성 영역을 포함한 활성 영역과 소자분리 영역을 갖는 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 기판 활성 영역의 게이트 형성 영역을 식각하여 리세스 영역을 형성하는 단계;상기 트렌치와 리세스 영역을 매립하도록 기판 전면 상에 산화막을 형성하는 단계;상기 산화막을 기판이 노출되도록 CMP하여 상기 트렌치에 소자분리막을 형성하는 단계;상기 리세스 영역 내의 산화막을 제거하는 단계; 및상기 산화막이 제거된 리세스 영역 상에 게이트를 형성하는 단계;를 포함하며,상기 리세스 영역은 활성 영역 및 소자분리막 상에 일체형의 라인 타입으로 형성하는 것과 활성 영역 및 이에 인접한 소자분리막 부분 상에만 도트(Dot) 타입으로 형성하는 것 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
- 삭제
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 트렌치와 리세스 영역이 형성된 기판 표면에 선형질화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 리세스 영역 내에 형성된 선형질화막은 상기 리세스 영역 내의 산화막 제거시 함께 제거되는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 산화막은 HDP(High Density Plasma) 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
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