KR20060005171A - 리세스 채널을 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 리세스 채널을 갖는 반도체 소자의 제조 방법에 관한 것으로, 기판상에 제1절연막과 제2절연막을 형성하는 단계; 상기 제1절연막과 제2절연막을 선택적으로 제거하여 함몰 패턴을 형성하는 단계: 상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계; 상기 함몰 패턴 하부의 기판을 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계; 상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계; 상기 트랜치 패턴과 상기 함몰 패턴에 전도체를 매립하여 게이트를 형성하는 단계; 상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 깊은 제1접합영역을 형성하는 단계; 상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 낮은 제2접합영역을 형성하는 단계; 및 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 게이트 형성에 필요한 기판 식각시 채널 부분까지 식각하여 리세스 채널을 형성하고 깊은 접합영역을 먼저 형성하고, 이후에 얕은 접합영역을 형성하므로써 써멀 버짓을 감소시키면서도 안정된 채널을 갖는 모스펫을 제작할 수 있는 효과가 있다.
Description
도 1 내지 6은 본 발명의 일 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
100; 기판 110; 실리콘게르마늄막
120,120a; 제1절연막 130,130a; 제2절연막
140; 함몰 패턴 145; 트랜치 패턴
150; 제3절연막 160; 게이트 산화막
170; 게이트 180; 깊은 접합영역
180a; 얕은 접합영역 190; 접합영역
200; 게이트 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 리세스 채널을 갖는 반도체 소자의 제조 방법에 관한 것이다.
기존의 평판형 모스펫(planar MOSFET)은 게이트 길이가 스케일 다운(scale down) 됨에 따라 단채널 효과(short channel effect)가 심해지고 있다. 이로 인해 오프 커런트(off current)가 심각하게 증가되는 문제를 보이고 있다. 단채널 효과를 감소시키고자 써멀 버짓(thermal budget)을 감소시키거나, 소오스/드레인의 접합 깊이(junction depth)을 감소시키는 공정이 제안된 바 있다. 이외에, 핀펫(finFet), 트리플 게이트 모스펫(tripple gate MOSFET) 도는 리세스 채널 모스펫(recess channel MOSFET)과 같은 신구조를 갖는 반도체 소자를 제조하는 방법이 제안된 바 있다. 상기 방법 중에서 리세스 채널을 갖는 MOSFET은 단채널 효과를 감소시키는 가장 효과적은 방법을 알려져 있다.
그런데, 기존에 제안된 리세스 채널 소자는 소이(SOI) 구조에 적용되는 방법으로서, 깊은 소오스/드레인(deep source/drain)은 채널보다 높게 위치하나, 얕은 소오스/드레인(shallow source/drain)은 채널과 같은 레벨에 위치한다. 따라서, 소오스/드레인 저항 감소 효과는 얻더라도 단채널 효과의 감소는 얻을 수 없는 것이었다. 이와 달리, 선택적 에피택셜 성장(selective epitaxial growth)을 이용한 방법은 써멀 버짓이 증가하여 단채널 효과의 감소가 작고 공정이 복잡하다는 문제점이 있었다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 써멀 버짓을 감소시키면서도 안정된 리세스 채널을 갖는 반도체 소자를 제조하는 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법은 게이트가 형성될 더미 패턴 형성시 채널 부분까지 식각해줌으로써 리세스 채널을 형성하는 것을 특징으로 한다.
상기 특징을 구현하는 본 발명의 일 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법은, 기판상에 제1절연막과 제2절연막을 형성하는 단계; 상기 제1절연막과 제2절연막을 선택적으로 제거하여 함몰 패턴을 형성하는 단계: 상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계; 상기 함몰 패턴 하부의 기판을 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계; 상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계; 상기 트랜치 패턴과 상기 함몰 패턴에 전도체를 매립하여 게이트를 형성하는 단계; 상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 깊은 제1접합영역을 형성하는 단계; 상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 낮은 제2접합영역을 형성하는 단계; 및 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판이 실리콘-실리콘게르마늄-실리콘 구조를 갖는 경우, 상기 함몰 패턴 하부의 기판을 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계는, 상기 실리콘게르마늄이 형성된 깊이까지 상기 기판을 제거하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판이 실리콘 기판인 경우, 기 기판 상에의 게르마늄 이온주입 공정과 실리콘 이온주입 공정중 어느 하나의 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3절연막 중 적어도 어느 하나는, SiO2 와 SiN 과 SiON 으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 트랜치 패턴과 상기 함몰 패턴에 전도체를 매립하여 게이트를 형성하는 단계는, 상기 트랜치 패턴과 상기 함몰 패턴이 매립되도록 폴리실리콘을 증착하는 단계; 및 상기 제2절연막이 노출되도록 상기 폴리실리콘층을 화학적기계적 연마로 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 특징을 구현하는 본 발명의 다른 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법은, 실리콘-실리콘게르마늄-실리콘 구조의 기판을 제공하는 단계; 상기 기판상에 제1절연막과 제2절연막을 형성하는 단계; 상기 제1절연막과 제2절연막을 선택적으로 제거하여 상기 기판을 노출시키는 함몰 패턴을 형성하는 단계: 상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계; 상기 함몰 패턴의 하부에 노출된 기판을 제거하되, 상기 기판의 실리콘게르마늄을 포함하여 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계; 상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계; 상기 트랜치 패턴과 상기 함몰 패턴에 폴리실리콘막을 형성하고, 상기 제2절연막이 노출되도록 상기 폴리실리콘막을 화학적기계적 연마하여 게이트를 형성하는 단계; 상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 낮 은 위치에 있는 깊은 소오스/드레인을 형성하는 단계; 상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 높은 위치에 있는 얕은 소오스/드레인을 형성하는 단계; 및 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 제1 내지 제3절연막 중 적어도 어느 하나는, SiO2 와 SiN 과 SiON 으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 한다.
상기 특징을 구현하는 본 발명의 또 다른 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법은, 실리콘 기판을 제공하는 단계; 상기 기판상에 제1절연막과 제2절연막을 형성하는 단계; 상기 제1절연막과 제2절연막을 선택적으로 제거하여 함몰 패턴을 형성하는 단계; 상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계; 상기 함몰 패턴의 하부에 노출된 기판에 소정의 이온을 주입하는 단계; 상기 함몰 패턴의 하부에 노출된 기판을 소정의 깊이까지 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계; 상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계; 상기 트랜치 패턴과 상기 함몰 패턴에 폴리실리콘막을 형성하고, 상기 제2절연막이 노출되도록 상기 폴리실리콘막을 화학적기계적 연마하여 게이트를 형성하는 단계; 상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 낮은 위치에 있는 깊은 소오스/드레인을 형성하는 단계; 상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 높은 위치에 있는 얕은 소오스/드레인을 형성하는 단계; 및 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 있어서, 상기 제1 내지 제3절연막 중 적어도 어느 하나는, SiO2 와 SiN 과 SiON 으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 있어서, 상기 함몰 패턴의 하부에 노출된 기판에 소정의 이온을 주입하는 단계는, 게르마늄과 실리콘 중에서 어느 하나를 이온주입하는 것을 특징으로 한다.
이하, 본 발명의 일 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
종래 기술과 비교한 본 발명의 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(실시예)
도 1 내지 도 6은 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(100)을 준비한다. 기판으로는 실리콘으로 이루어진 실리콘 기판, 절연막이 내부에 형성된 소이(SOI) 기판, 또는 실리콘 사이에 실리콘 게르마늄막(110)이 형성되어 실리콘(Si)-실리콘게르마늄(SiGe)-실리콘(Si) 구조를 갖는 기판(100)을 준비할 수 있다. 본 실시예에서는 실리콘게르마늄막(110)이 있는 경우를 기판으로 삼는다. 실리콘게르마늄막(110)은 후속하는 리세스 채널(recess channel) 형성시 리세스 채널의 깊이를 결정하기 위하여 이용되는 층이다.
도 2를 참조하면, 실리콘 기판(100) 상에 버퍼로 사용될 제1절연막(120)과 제2절연막(130)을 형성한다. 절연막(120,130)으로는 SiO2, SiN, SiON 중에서 어느 하나를 증착하여 형성할 수 있다. 예를 들어, 실리콘 기판(100) 상에는 제1절연막으로서 SiN막(120)을 형성하고, SiN막(120) 상에는 제2절연막으로서 SiO2(130)을 형성한다.
도 3을 참조하면, 포토리스그래피(Photolithography)를 이용하여 실리콘 기판(100)의 표면이 드러나도록 2개의 절연막(120,130)을 선택적으로 제거한다. 선택적으로 제거된 제2절연막(130a)과 제1절연막(120a)을 측벽으로 하는 함몰된 형태를 지닌 패턴(140)을 형성한다. 함몰 패턴(140)은 후속하는 공정으로 게이트가 형성될 지역이다. 함몰 패턴(140)의 측벽에 절연물을 증착하여 스페이서 형태의 제3절연막(150)를 형성한다. 제3절연막(150)은 후속하는 기판 식각 공정시 얕은 접합영역이 형성될 부분을 덮어주는 역할을 하는 것으로, 예를 들어 SiN을 증착하여 형성할 수 있다.
도 4를 참조하면, 리세스 채널을 형성하기 위해 제3절연막(150)을 마스크로 하는 식각 공정으로 기판(100)의 벌크 실리콘(bulk Si) 부분과 실리콘게르마늄막 (110)을 제거한다. 이 식각 공정에 의해서 벌크 실리콘과 실리콘게르마늄막(110)이 일부 제거되어 트랜치 형태의 패턴(145)이 형성된다. 결과적으로, 트랜치 패턴(145)은 함몰 패턴(140)의 하부를 이룬다. 트랜치 패턴(145)의 저면 및 측벽에 산화물을 증착하여 게이트 산화막(160)을 형성한다. 게이트 산화막(160) 아래와 측면은 리세스 채널(recess channel)로 작용한다.
한편, 실리콘 기판을 사용하는 경우 리세스 채널을 형성하기 위한 식각 공정시 선택비 향상을 위해 게르마늄(Ge)이나 실리콘(Si) 이온주입(implantation) 공정을 더 진행할 수 있다.
함몰 패턴(140) 및 트랜치 패턴(145) 전체를 전도체를 매립하여 게이트(170)를 형성한다. 게이트(170)는 폴리실리콘의 매립과 화학적기계적 연마로써 형성할 수 있다.
도 5를 참조하면, 제1절연막(120a)이 노출되도록 제2절연막(130a)을 제거한다. 이온주입 공정으로 게이트(170) 양측면 하부에 리세스 채널보다 더 깊게 위치하는 제1접합영역(180;깊은 접합영역)인 소오스/드레인을 형성한다.
도 6을 참조하면, 제3절연막(150)을 제거한다. 이온주입 공정으로 게이트(170) 양측면 하부에 리세스 채널보다 더 높이 위치하는 제2접합영역(180a;얕은 접합영역)인 소오스/드레인을 형성하여, 접합영역(190) 형성을 완성한다. 게이트(170) 양측면에 제4절연막을 증착하여 게이트 스페이서(200)를 형성한다.
리세스 채널은 게이트(170)의 하부 뿐만 아니라 그 측면에도 형성되므로 채널 길이가 길어지게 된다. 또한, 제1접합영역(180)은 리세스 채널보다 깊은 위치에 형성되고, 제2접합영역(180a)은 리세스 채널보다 높은 위치에 형성되므로 단채널 효과(short channel effect)가 효과적으로 감소한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 그리고, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 게이트 형성에 필요한 기판 식각시 채널 부분까지 식각하여 리세스 채널을 형성하고 깊은 접합영역을 먼저 형성하고, 이후에 얕은 접합영역을 형성하므로써 써멀 버짓을 감소시키면서도 안정된 채널을 갖는 모스펫을 제작할 수 있는 효과가 있다.
Claims (10)
- 기판상에 제1절연막과 제2절연막을 형성하는 단계;상기 제1절연막과 제2절연막을 선택적으로 제거하여 함몰 패턴을 형성하는 단계:상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계;상기 함몰 패턴 하부의 기판을 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계;상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계;상기 트랜치 패턴과 상기 함몰 패턴에 전도체를 매립하여 게이트를 형성하는 단계;상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 깊은 제1접합영역을 형성하는 단계;상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 낮은 제2접합영역을 형성하는 단계; 및상기 게이트 측면에 게이트 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 기판이 실리콘-실리콘게르마늄-실리콘 구조를 갖는 경우,상기 함몰 패턴 하부의 기판을 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계는, 상기 실리콘게르마늄이 형성된 깊이까지 상기 기판을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 기판이 실리콘 기판인 경우,상기 기판 상에의 게르마늄 이온주입 공정과 실리콘 이온주입 공정중 어느 하나의 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 내지 제3절연막 중 적어도 어느 하나는, SiO2 와 SiN 과 SiON 으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 트랜치 패턴과 상기 함몰 패턴에 전도체를 매립하여 게이트를 형성하는 단계는,상기 트랜치 패턴과 상기 함몰 패턴이 매립되도록 폴리실리콘을 증착하는 단계; 및 상기 제2절연막이 노출되도록 상기 폴리실리콘층을 화학적기계적 연마로 선 택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 실리콘-실리콘게르마늄-실리콘 구조의 기판을 제공하는 단계;상기 기판상에 제1절연막과 제2절연막을 형성하는 단계상기 제1절연막과 제2절연막을 선택적으로 제거하여 상기 기판을 노출시키는 함몰 패턴을 형성하는 단계:상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계;상기 함몰 패턴의 하부에 노출된 기판을 제거하되, 상기 기판의 실리콘게르마늄을 포함하여 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계;상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계;상기 트랜치 패턴과 상기 함몰 패턴에 폴리실리콘막을 형성하고, 상기 제2절연막이 노출되도록 상기 폴리실리콘막을 화학적기계적 연마하여 게이트를 형성하는 단계;상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 낮은 위치에 있는 깊은 소오스/드레인을 형성하는 단계;상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 높은 위치에 있는 얕은 소오스/드레인을 형성하는 단계; 및상기 게이트 측면에 게이트 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 제1 내지 제3절연막 중 적어도 어느 하나는, SiO2 와 SiN 과 SiON 으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 실리콘 기판을 제공하는 단계;상기 기판상에 제1절연막과 제2절연막을 형성하는 단계상기 제1절연막과 제2절연막을 선택적으로 제거하여 함몰 패턴을 형성하는 단계:상기 함몰 패턴의 측벽에 제3절연막을 형성하는 단계;상기 함몰 패턴의 하부에 노출된 기판에 소정의 이온을 주입하는 단계;상기 함몰 패턴의 하부에 노출된 기판을 소정의 깊이까지 제거하여 트랜치 패턴과 리세스 채널을 형성하는 단계;상기 트랜치 패턴의 내면에 게이트 산화막을 형성하는 단계;상기 트랜치 패턴과 상기 함몰 패턴에 폴리실리콘막을 형성하고, 상기 제2절연막이 노출되도록 상기 폴리실리콘막을 화학적기계적 연마하여 게이트를 형성하는 단계;상기 제2절연막을 제거하고, 상기 리세스 채널보다 더 낮은 위치에 있는 깊은 소오스/드레인을 형성하는 단계;상기 제3절연막을 제거하고, 상기 리세스 채널보다 더 높은 위치에 있는 얕은 소오스/드레인을 형성하는 단계; 및상기 게이트 측면에 게이트 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 제1 내지 제3절연막 중 적어도 어느 하나는, SiO2 와 SiN 과 SiON 으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 함몰 패턴의 하부에 노출된 기판에 소정의 이온을 주입하는 단계는,게르마늄과 실리콘 중에서 어느 하나를 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020040054053A KR20060005171A (ko) | 2004-07-12 | 2004-07-12 | 리세스 채널을 갖는 반도체 소자의 제조 방법 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060005171A true KR20060005171A (ko) | 2006-01-17 |
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ID=37117234
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|---|---|
| KR (1) | KR20060005171A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843883B1 (ko) * | 2007-05-04 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20220124029A (ko) | 2021-03-02 | 2022-09-13 | 아주대학교산학협력단 | 함몰 채널 전계 효과 트랜지스터 및 그 제조방법 |
-
2004
- 2004-07-12 KR KR1020040054053A patent/KR20060005171A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843883B1 (ko) * | 2007-05-04 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20220124029A (ko) | 2021-03-02 | 2022-09-13 | 아주대학교산학협력단 | 함몰 채널 전계 효과 트랜지스터 및 그 제조방법 |
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