KR100833595B1 - 돌기형 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 돌기형 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명은, 필드 영역 및 활성 영역으로 구획되며, 각 영역에 형성된 실리콘기판과 매몰절연막 및 상기 활성 영역의 매몰절연막 상에 게이트 형성 영역을 갖으며, 상기 게이트 형성 영역 이외의 영역이 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층으로 구성된 실리콘층의 적층으로 이루어지며, 상기 도핑된 실리콘에피층을 포함한 실리콘층이 돌출되도록 상기 필드 영역에 필드절연막을 구비한 SOI 기판과, 상기 게이트 형성 영역을 갖는 실리콘층의 상기 게이트 형성 영역 상에 형성된 게이트와, 상기 게이트 양측 벽에 형성된 스페이서 및 상기 스페이서가 형성된 게이트 양측 벽의 실리콘층 내에 형성된 LDD 영역을 포함한다.

Description

돌기형 트랜지스터 및 그 제조방법{Fin transistor and method of manufacturing the same}
도 1은 종래의 SOI 기판을 적용한 돌기형 트랜지스터.
도 2는 본 발명의 실시예에 따른 SOI 기판을 적용한 돌기형 트랜지스터.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 SOI 기판을 적용한 돌기형 트랜지스터의 제조방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300: 실리콘기판 210,310: 매몰절연막
220,320: 실리콘층 230,330: 필드절연막
240,350: 게이트 250,350: 스페이서
260,360: 소오스/드레인 영역을 구성하는 실리콘에피층
본 발명은 돌기형 트랜지스터 및 그제조방법에 관한 것으로, 유효 채널 폭을 증가시킬 수 있는 돌기형 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자의 디자인 룰(design rule)이 감소하게 되면서, 그에 대응하여 트랜지스터의 채널 길이(length)와 채널 폭(width)도 감소하고 있는 실정이다.
이에, 채널 폭을 증가시킴으로써 트랜지스터 구동 전류를 증가시키고 원하는 소자 동작 속도를 얻을 수 있는 돌기형 트랜지스터(Fin Transisor)를 응용하게 되었다.
상기와 같은 돌기형 트랜지스터는 필드 영역(Field area)에 존재하는 필드산화막(field oxide)을 일부 식각하여 활성 영역(active area)이 필드 영역 보다 돌출된 구조를 갖는 것으로, 돌출된 활성 영역을 트랜지스터의 유효 채널 길이로 확보할 수 있어 트랜지스터의 구동 전류를 증가시킬 수 있는 장점을 가지고 있다.
한편, 최근에는 벌크 실리콘으로 이루어진 단결정 실리콘기판를 대신하여 실리콘기판과 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI(Silicon On Insulator) 기판을 사용하여, 이를 통해, 단결정 실리콘기판에 형성된 전형적인 소자와 비교해서, 작은 접합 용량(Junction Capacitance)에 의한 고속화 및 낮은 문턱 전압에 의한 저전압화를 구현하고 있다.
통상적으로, 도 1에 도시된 바와 같이, 실리콘기판(100)과 매몰산화막(110) 및 실리콘층(120)의 적층 구조인 SOI 기판(SOI)을 적용한 종래의 돌기형 트랜지스터에서는, 돌출된 활성 영역에 게이트(G)가 감싸고 있는 것으로 트랜지스터의 유효 채널 폭을 확보하고 있는데, 상기 유효 채널 폭을 증가시키기 위해서는 소오스/드레인 영역(S,D)이 돌출된 활성 영역, 즉, 실리콘층(120)의 전체 깊이까지 형성되어야 한다.
그러나, 종래의 기술에 따른 소오스/드레인 영역(S,D)을 형성하기 위한 이온주입 공정으로는 소오스/드레인 영역(S,D)이 돌출된 활성 영역인 실리콘층(120)의 전체 깊이까지 형성되지 못하게 되면서 돌출된 활성 영역 전부를 채널 폭으로 사용하지 못하고 있다.
이처럼, 종래의 SOI 기판을 적용한 돌기형 트랜지스터에서는 돌츨된 활성 영역의 전부가 아닌 소오스/드레인 영역(S,D)이 형성된 활성 영역만을 채널 폭(A)으로 사용하게 되어 트랜지스터의 전류 특성이 감소되고 있다.
도 1에서 미설명된 도면 부호 G/S는 스페이서를 나타낸다.
본 발명은 소오스/드레인 영역을 돌출된 활성 영역에 깊게 형성하여 채널 폭을 증가시킬 수 있는 돌기형 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 필드 영역 및 활성 영역으로 구획되며, 각 영역에 형성된 실리콘기판과 매몰절연막 및 상기 활성 영역의 매몰절연막 상에 게이트 형성 영역을 갖으며, 상기 게이트 형성 영역 이외의 영역이 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층으로 구성된 실리콘층의 적층 구조를 갖으며, 상기 도핑된 실리콘에피층을 포함한 실리콘층이 돌출되도록 상기 필드 영역에 필드절연막을 구비한 SOI 기판; 상기 게이트 형성 영역을 갖는 실리콘층의 상기 게이트 형성 영역 상에 형성된 게이트; 상기 게이트 양측 벽에 형성된 스페이서; 및 상기 스페이서가 형성된 게이 트 양측 벽의 실리콘층 내에 형성된 LDD 영역;을 포함하는 돌기형 트랜지스터를 제공한다.
여기서, 상기 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층은 1E20∼1E21㎤ 의 도핑 농도를 갖는 것을 포함한다.
또한, 본 발명은, 필드 영역 및 활성 영역으로 구획되며, 각 영역 상에 형성된 실리콘기판과 매몰절연막 및 상기 활성 영역의 매몰절연막 상에 형성된 게이트 형성 영역을 갖는 실리콘층으로 적층 구조를 갖는 SIO 기판의 상기 필드 영역 내에 필드절연막을 형성하는 단계; 상기 실리콘층을 돌출되도록 필드절연막을 식각하는 단계; 상기 게이트 형성 영역을 갖는 돌출된 실리콘층의 상기 게이트 형성 영역 상에 게이트를 형성하는 단계; 상기 게이트 양측 벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 게이트 양측 벽의 실리콘층 부분이 노출됨과 아울러 매몰절연막 부분이 노출되도록 상기 실리콘층을 식각하는 단계; 상기 노출된 실리콘층 내에 LDD 영역을 형성하는 단계; 상기 LDD 영역이 형성된 실리콘층을 포함한 SOI 기판의 전면에 SEG 공정을 수행하여 상기 게이트 양측의 매몰절연막 상에 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층을 형성하는 단계;를 포함하는 돌기형 트랜지스터의 제조방법을 제공한다.
여기서, 상기 도핑된 실리콘에피층으로 이루어진 소오스/드레인 영역은 상기 노출된 실리콘층의 높이 만큼 형성하는 것을 포함한다.
상기 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층은 1E20∼1E21㎤ 의 도핑 농도를 갖도록 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 SOI 기판을 적용한 돌기형 트랜지스터에 관한 것으로, 소오스/드레인 영역이 돌출된 활성 영역의 전체 깊이까지 형성되어 돌출된 활성 영역의 전부를 채널 폭으로 사용하는 것을 특징으로 한다.
도 2는 본 발명의 실시예에 따른 SOI 기판을 적용한 돌기형 트랜지스터의 단면도로서, 도시된 바와 같이, 상기 SOI 기판을 적용한 돌기형 트랜지스터는, 필드 영역 및 활성 영역으로 구획되며, 각 영역에 형성된 실리콘기판(200)과 매몰절연막(210) 및 상기 활성 영역의 매몰절연막(2100 상에 게이트 형성 영역을 갖는 실리콘층(220)의 적층 구조를 갖는 SOI 기판(SOI)의 상기 실리콘층(220)이 돌출되도록 필드 영역에 구비된 필드절연막(230)과, 상기 게이트 형성 영역을 갖는 실리콘층(220)의 상기 게이트 형성 영역 상에 형성된 게이트(240)와, 상기 게이트(240) 양측 벽에 형성된 스페이서(250) 및 상기 스페이서(250)가 형성된 게이트(240) 양측 벽의 실리콘층 내에 형성된 LDD 영역(LDD)을 포함하며, 상기 돌출된 실리콘층(220)의 게이트 형성 영역 외의 영역은 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층(260), 바람직하게는, 1E20∼1E21㎤ 도핑된 실리콘층으로 구성된다.
이와 같이, 본 발명에 따른 SOI 기판을 적용한 돌기형 트랜지스터는, 소오스/드레인 영역인 돌출된 실리콘층(220)의 게이트 형성 영역 이외의 영역에 소오스/ 드레인 영역을 구성하는 도핑된 실리콘에피층(260)이 형성되어, 상기 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층(260)으로 인해 소오스/드레인 영역이 돌출된 활성 영역의 전체 깊이까지 형성된 것으로 볼 수 있다.
이처럼, 본 발명은 소오스/드레인 영역이 돌출된 활성 영역의 전체 깊이까지 형성됨에 따라 돌출된 활성 영역의 전부를 채널 폭으로 사용할 수 있게 되어 채널 폭의 증가로 인한 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
자세하게는, 도 3a 내지 도 3e를 참조하여, 본 발명의 실시예에 따른 SOI 기판을 적용한 돌기형 트랜지스터의 제조방법을 설명하도록 한다.
도 3a를 참조하며, 필드 영역 및 활성 영역으로 구획되며, 각 영역에 실리콘기판(300)과 매몰절연막(310) 및 상기 활성 영역의 매몰절연막(310) 상에 게이트 형성 영역을 갖는 실리콘층(320)으로 적층된 SIO 기판(SOI)을 마련한 후, 상기 필드 영역 내에 공지된 공정에 따라 필드절연(330)막을 형성한다.
그런다음, 상기 실리콘층(320)이 돌출되도록 상기 필드절연막(330)을 식각한다.
여기서, 상기 필드절연막(330)의 식각으로 돌출된 실리콘층(320) 부분으로 유효 채널 길이를 확보하게 된다.
도 3b를 참조하면, 상기 돌출된 실리콘층(320)을 포함한 필드절연막(330) 상에 게이트 물질들을 차례로 형성한 후, 상기 게이트 물질들에 대해 마스크 공정 및 식각 공정을 수행하여 상기 게이트 형성 영역을 갖는 돌출된 실리콘층(320)의 상기 게이트 형성 영역 상에 게이트(340)를 형성한다.
이때, 상기 게이트(340)는 돌출된 실리콘층(320)을 감싸는 형태로 형성되며, 상기 게이트(340) 양측의 실리콘층(320) 부분은 소오스/드레인 예정 영역이 된다.
도 3c를 참조하면, 상기 게이트(340)를 포함한 SOI 기판(SOI) 전면 상에 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 식각하여 상기 게이트(340) 양측 벽에 스페이서(350)를 형성한다.
그런다음, 상기 게이트(340) 및 스페이서(350)를 식각마스크로 이용해서 상기 스페이서(350)가 형성된 게이트(340) 양측 벽의 실리콘층(320) 부분이 노출됨과 아울러 매몰절연막(320) 부분이 노출되도록 상기 실리콘층(320)을 식각한다.
도 3d를 참조하면, 상기 노출된 실리콘층(320) 내에 저농도 드레인(Ligthly Doped Darin: 이하, "LDD"라 칭함) 이온주입을 수행하여 LDD 영역(LDD)을 형성한다.
도 3e를 참조하면, 상기 LDD 영역(LDD)이 형성된 실리콘층(320)을 포함한 SOI 기판(SOI)의 전면에 선택적 에피택셜 성장(Selective Epitaxial Growth: 이하, "SEG") 공정을 수행하여 상기 게이트(340) 양측의 몰드절연막(310) 상에 노출된 실리콘층(320)의 높이 만큼 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층(360)을 형성한다.
이때, 상기 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층(360)은 1E20∼1E21㎤ 의 도핑 농도를 갖도록 형성한다.
이처럼, 소오스/드레인 영역인 활성 영역을 식각하고 나서, 식각된 부분에 SEG 공정을 수행하여 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층(360)을 형성함으로써, 상기 도핑된 실리콘에피층(360)으로 인해 돌출된 활성 영역의 전체 깊이(B)까지 소오스/드레인 영역을 확보하게 된다.
따라서, 본 발명은 소오스/드레인 영역이 돌출된 활성 영역의 전체 깊이까지 형성됨에 따라 돌출된 활성 영역의 전부를 채널 폭으로 사용할 수 있게 되어 채널 폭의 증가로 인한 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
구체적으로, 종래의 기술에 따른 소오스/드레인 영역을 형성하기 위한 이온주입 공정으로는 소오스/드레인 영역이 돌출된 활성 영역의 전체 깊이까지 형성되지 못하게 되면서 돌출된 활성 영역 전부를 채널 폭으로 사용하지 못하고 있다.
이에, 종래의 SOI 기판을 적용한 돌기형 트랜지스터에서는 돌츨된 활성 영역의 전부가 아닌 소오스/드레인 영역이 형성된 활성 영역만을 채널 폭으로 사용하고 있다.
이에, 본 발명에서는 소오스/드레인 영역을 형성하기 위하여 이온주입 공정을 수행하지 아니하고, SEG 공정으로 소오스/드레인 영역인 돌출된 활성 영역의 전체 깊이에 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층을 형성함으로써, 이를 통해, 돌출된 활성 영역의 전부를 채널 폭으로 사용할 수 있게 되어 채널 폭의 증가로 인한 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은, SOI 기판을 적용한 돌기형 트랜지스터에서, 소오스/드레인 영역인 돌출된 활성 영역의 전체 깊이에 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층이 형성됨으로써, 이를 통해, 돌출된 활성 영역의 전부를 채널 폭으로 사용할 수 있게 되어 채널 폭의 증가로 인한 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.

Claims (5)

  1. 필드 영역 및 활성 영역으로 구획되며, 각 영역에 형성된 실리콘기판과 매몰절연막 및 상기 활성 영역의 매몰절연막 상에 게이트 형성 영역을 갖으며, 상기 게이트 형성 영역 이외의 영역이 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층으로 구성된 실리콘층의 적층 구조를 갖으며, 상기 도핑된 실리콘에피층을 포함한 실리콘층이 돌출되도록 상기 필드 영역에 필드절연막을 구비한 SOI 기판;
    상기 게이트 형성 영역을 갖는 실리콘층의 상기 게이트 형성 영역 상에 형성된 게이트;
    상기 게이트 양측 벽에 형성된 스페이서; 및
    상기 스페이서가 형성된 게이트 양측 벽의 실리콘층 내에 형성된 LDD 영역;
    을 포함하는 돌기형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층은 1E20∼1E21㎤ 의 도핑 농도를 갖는 것을 특징으로 하는 돌기형 트랜지스터.
  3. 필드 영역 및 활성 영역으로 구획되며, 각 영역 상에 형성된 실리콘기판과 매몰절연막 및 상기 활성 영역의 매몰절연막 상에 형성된 게이트 형성 영역을 갖는 실리콘층으로 적층 구조를 갖는 SOI 기판의 상기 필드 영역 내에 필드절연막을 형 성하는 단계;
    상기 실리콘층을 돌출되도록 필드절연막을 식각하는 단계;
    상기 게이트 형성 영역을 갖는 돌출된 실리콘층의 상기 게이트 형성 영역 상에 게이트를 형성하는 단계;
    상기 게이트 양측 벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 게이트 양측 벽의 실리콘층 부분이 노출됨과 아울러 매몰절연막 부분이 노출되도록 상기 실리콘층을 식각하는 단계;
    상기 노출된 실리콘층 내에 LDD 영역을 형성하는 단계; 및
    상기 LDD 영역이 형성된 실리콘층을 포함한 SOI 기판의 전면에 SEG 공정을 수행하여 상기 게이트 양측의 몰드절연막 상에 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 돌기형 트랜지스터의 제조방법.
  4. 제 3 항에 있어서,
    상기 도핑된 실리콘에피층으로 이루어진 소오스/드레인 영역은 상기 노출된 실리콘층의 높이 만큼 형성하는 것을 특징으로 하는 돌기형 트랜지스터의 제조방법.
  5. 제 3 항에 있어서,
    상기 소오스/드레인 영역을 구성하는 도핑된 실리콘에피층은 1E20∼1E21㎤ 의 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 돌기형 트랜지스터의 제조방법.
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