JP2010258124A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、FinFET10と、FinFET10と同一のチップ上に設けられたPlanarFET20とを具備する。PlanarFETの第2ゲート絶縁層24は、FinFET10の第1ゲート絶縁層14よりも厚い。
【選択図】図1
Description
本発明の半導体装置は、同一チップ上にFinFETとPlanarFETとを混載されている。すなわち、同一チップにおいて、高い動作速度と微細化が要求されるトランジスタ(例えば、ロジックのプリミティブトランジスタやSRAMのセルトランジスタ)はFinFETで構成し、高ゲート絶縁膜耐性が要求されるトランジスタ(例えば、アナログ、I/O系のトランジスタ)はPlanarFETで構成する。ただし、FETはMOS(Metal Oxide Semiconductor)FETに例示される。このようにすることで、高性能で微細なFinFETと、高ゲート絶縁膜耐性を持つI/O系のPlanarFETとを1チップ上に実現できる。この場合、FinFETはゲート長が相対的に短いことが好ましい。FinFETの上記特性を発揮しやすくなるからである。一方、PlanarFETは、ゲート長が相対的長くても問題ない。動作速度が相対的に遅いからである。以下、詳細に説明する。
一方、PlanarFET20は、デバイス構造が3次元化され製造が困難なFinFET10と比較して、製造が容易で、特にゲート絶縁層の品質が良い、というメリットがある。例えば、ゲート絶縁層の均一性が良く、FinFET10のようなチャネル領域50の角部における電界集中がない。従って、本実施の形態では、ゲート長の長く、ゲート絶縁層の膜厚が大きいトランジスタ(例えば、アナログ、I/O系のトランジスタ)をPlanarFETで構成することが好ましい。それにより、トランジスタのゲート絶縁膜の高い耐性(信頼性)を得ることができる。
そして、これらの構成にすることにより、高性能微細FinFETと、高いゲート絶縁膜耐性を持つI/O系のPlanarFETとを1チップ上に実現できる。
一方、図6Dに示されるように、ゲート電極膜25aをRIEにより、所定のゲートパターンにエッチングする。それにより、y方向に延伸すようにゲート電極25が形成される。それとともに、半導体基板21の上面におけるゲート電極25に覆われていない第2絶縁膜23aもエッチングされ、ゲート電極25直下に第2絶縁層23が形成される。
ただし、ゲート電極15及び第2絶縁層13と、ゲート電極25及び第2絶縁層23とは、同一の工程で形成される。
一方、図8Dに示されるように、半導体基板21やゲート電極25を覆うように、オフセット膜26a(例示:窒化シリコン)を、例えばCVD法により膜厚20nm程度成膜する。
ただし、オフセット膜16aとオフセット膜26aとは、同一工程で、同一膜で形成される。
一方、図9Dに示されるように、オフセット膜26aをエッチバックして、ゲート電極25の側面にサイドウォール26を形成する。その後、半導体基板21の表面領域に、ゲート電極25をマスクとして、拡散層用の不純物注入(例示:Asイオン)をイオン注入により行う。その結果、ゲート電極25及びサイドウォール26直下を除いた、半導体基板21の表面領域に、ソース(S)28及びドレイン(D)28が形成される。
ただし、オフセット膜16a及びオフセット膜26aのエッチバックは同一工程で行われる。また、ソース(S)18及びドレイン(D)18とソース(S)28及びドレイン(D)28とは、同一工程で形成される。
しかし、本発明は、同一チップ上にFinFETとPlanarFETとを混載させる。すなわち、ゲート長の短いトランジスタはFinFETで構成する。それにより、短チャネル効果耐性が高く、ランダムばらつきの小さい高性能で微細なトランジスタを実現できる。一方、ゲート長が長く、高耐圧が求められるI/O系、アナログ系のトランジスタ(ゲート絶縁膜が厚い)はPlanarFETで構成する。それにより、製造上の観点から困難である長いFin(ゲート長が長いトランジスタを形成する場合、必然的に長いFinを形成する必要がある)を形成する必要がなく、ゲート長が長く、ゲート絶縁膜が厚いI/O系、アナログ系のトランジスタを実現できる。この結果、半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させることができる。
11 半導体基板
12 第1絶縁層
13 第2絶縁層
14 ゲート絶縁層
15 ゲート電極
16 サイドウォール
17 エクステンション領域
18(S) ソース
18(D) ドレイン
19 フィン
20 PlanarFET
21 半導体基板
22 第1絶縁層
23 第2絶縁層
24 ゲート絶縁層
25 ゲート電極
26 サイドウォール
27 エクステンション領域
28(S) ソース
28(D) ドレイン
31 シリコンエピ層
34 絶縁層
50、50a、50b、51、51a、51b チャネル領域
62、65 オフセットスペーサ
Claims (13)
- FinFET(Fin Field Effect Transistor)と、
前記FinFETと同一のチップ上に設けられたPlanarFET(Planar Field Effect Transistor)と
を具備し、
前記PlanarFETの第2ゲート絶縁層は、前記FinFETの第1ゲート絶縁層よりも厚い
半導体装置。 - 請求項1に記載の半導体装置において、
前記PlanarFETの第2ゲート電極の側面に設けられた第2側壁下には前記第2ゲート絶縁層が存在し、
前記FinFETの第1ゲート電極の側面に設けられた第1側壁下には前記第1ゲート絶縁層が存在しない
半導体装置。 - 請求項2に記載の半導体装置において、
前記PlanarFETのゲート長は、前記FinFETのゲート長より長い
半導体装置。 - 請求項3に記載の半導体装置において、
前記PlanarFETは、前記第2ゲート電極と前記第2側壁との間に設けられた第2オフセットスペーサを備え、
前記FinFETは、前記第1ゲート電極と前記第1側壁との間に設けられた第1オフセットスペーサを備える
半導体装置。 - 請求項4に記載の半導体装置において、
前記第2オフセットスペーサは、更に、前記第2側壁と前記第2ゲート絶縁膜との間に伸び、
前記第1オフセットスペーサは、更に、前記第1側壁と半導体基板表面との間に伸びる
半導体装置。 - 請求項1乃至4のいずれか一項に記載の半導体装置において、
前記FinFETのソース及びドレインの上面は、前記第1ゲート絶縁層と第1チャネル領域との界面よりもせり上がり、
前記PlanarFETのソース領域及びドレイン領域の上面は、前記第1ゲート絶縁層と第2チャネル領域との界面と同じレベルである
半導体装置。 - 請求項1乃至6のいずれか一項に記載の半導体装置において、
前記FinFETは、コアトランジスタであり、
前記PlanarFETは、I/Oトランジスタである
半導体装置。 - 複数のフィンを有するFinFET(Fin Field Effect Transistor)を形成する第1領域と、PlanarFET(Planar Field Effect Transistor)を形成する第2領域とを覆い、前記第2領域での膜厚が前記第1領域での膜厚よりも厚くなるように第1絶縁膜を形成する工程と、
前記第1絶縁膜を覆うように、第2絶縁膜及び第1導電体を形成する工程と、
前記第1領域において前記FinFETの第1ゲート電極を形成し、前記第2領域において前記PlanarFETの第2ゲート電極を形成するように、前記第1導電体をエッチングによりパターンニングする工程と、ここで、前記第1領域の上面の前記第2絶縁膜、及び、前記第2領域の前記第2絶縁膜はエッチングにより除去され、
前記第1領域において前記第1ゲート電極下以外の前記第2絶縁膜及び前記第1絶縁膜、及び、前記第2領域において前記第2ゲート電極下以外の前記第1絶縁膜の上部をエッチングにより除去する工程と、
前記第1領域において、前記第1ゲート電極をマスクとして、前記複数のフィンにプラズマドーピングで第1エクステンション領域を形成する工程と、
前記第2領域において、前記第2ゲート電極をマスクとして、イオン注入又はプラズマドーピングで第2エクステンション領域を形成する工程と、
前記第1ゲート電極及び前記第2ゲート電極の側面にそれぞれ第1側壁及び第2側壁を形成する工程と、
前記第1領域において前記第1ゲート電極及び前記第1側壁をマスクとし、前記第2領域において前記第2ゲート電極及び前記第2側壁をマスクとして、イオン注入で前記FinFET及び前記PlanarFETのソース及びドレインをそれぞれ形成する工程と
を具備する
半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記PlanarFETのゲート長は、前記FinFETのゲート長より長い
半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記第1領域にて前記第2絶縁膜及び前記第1絶縁膜、及び、前記第2領域にて前記第1絶縁膜の上部をエッチングにより除去する工程に続いて、
前記第1領域及び前記第2領域を覆うように第3絶縁膜を形成する工程を更に具備する
半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第3絶縁膜を形成する工程に続いて、
前記第3絶縁膜をエッチングして、前記第1領域において前記第1ゲート電極及び前記複数のフィンの側面、及び、前記第2領域において前記第2ゲート電極の側面に、それぞれ第1オフセットスペーサ及び第2オフセットスペーサを形成する工程を更に具備する
半導体装置の製造方法。 - 請求項8乃至11のいずれか一項に記載の半導体装置の製造方法において、
前記FinFETの前記ソース及び前記ドレインの上面を、前記第1絶縁膜と第1チャネル領域との界面よりもせり上がらせる工程を更に具備し、
前記PlanarFETの前記ソース及び前記ドレインの上面は、前記第1絶縁膜と第2チャネル領域との界面と同じレベルである
半導体装置の製造方法。 - 請求項8乃至12のいずれか一項に記載の半導体装置の製造方法において、
前記FinFETは、コアトランジスタであり、
前記PlanarFETは、I/Oトランジスタ
半導体装置の製造方法。
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