KR100532353B1 - 핀 전계 효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
반도체 소자의 핀 전계 효과 트랜지스터 및 그 제조방법에서, 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성한다. 상기 액티브패턴 상면에 제1하드마스크막이 형성되어 있고, 상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이를 갖도록 소자분리막이 형성되어 있다. 상기 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물과 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 고농도의 반도체막를 구비한다. 상기 게이트 구조물이 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분, 즉 소스/드레인영역에 전체적으로 연결된 고농도의 반도체막이 형성됨으로 접촉면적을 확장하여 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드를 구현할 수 있다.
Description
본 발명은 반도체 소자의 핀 전계 효과 트랜지스터를 갖는 디램 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 소스/드레인영역에 반도체막을 형성하여 콘택패드와의 접촉면적을 확장하는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
나노 CMOS 소자 기술은 CPU와 같은 로직 회로와 메모리 기술에 적용되어 엄청난 부가가치를 창출할 수 있는 특성을 갖고 있어 현재 전 세계적으로 연구가 매우 활발하게 진행되고 있다.
실리콘 반도체 기술을 이용한 시스템의 크기가 작아지고 낮은 전력소모를 필요로 하면서 소자 크기가 그에 따라 작아져야 한다. 이에 부응할 수 있는 가장 경쟁력이 있는 소자 기술이 CMOS 소자 기술이다.
이들 소자의 게이트 크기는 현재 계속 스케일링 다운되고 있는데, 그에 따른 문제가 계속 발생하고 있다. 가장 큰 문제는 소위 짧은 채널효과(Short Channel Effect)이다.
종래의 CMOS 기술은 주로 벌크(bulk) 실리콘기판에서 제작되어 왔다. 벌크 실리콘에서 만들어진 MOS 소자는 50 nm 이하의 게이트 길이로 스케일링 다운되면서 공정조건이 매우 민감하게 소자의 특성에 영향을 미치고, 또한 채널 길이가 30 nm 근처에서는 소자의 성능이 실제 회로에 적용되기에는 아직 충분하지 않다.
인텔(Intel)에서 개발한 30 nm CMOS 소자는 게이트 길이는 30 nm인데, I-V 특성이 종래의 것에 비해 우수하지 않다. 또한 실제 하나의 소자가 점유하는 면적은 스케일링 다운되지 않는 게이트 옆에 형성된 스페이서 영역 때문에 종래에 비해 줄어들지 않았기 때문에 집적도를 개선할 여지가 적다.
이들 벌크 실리콘 기판을 근간으로 하는 MOS 소자 기술에 한계가 생기면서 30 nm 이하의 채널 길이를 갖는 소자를 구현하기 위해 SOI(Silicon On Insulator) 실리콘기판을 근간으로 하는 소자에 대한 연구가 활발하게 진행되고 있다.
종래의 벌크 실리콘기판에서 제작한 소자 구조를 그대로 SOI 실리콘기판에서 제작하여 그 특성을 분석한 연구가 많이 진행되었으나, 실리콘 필름 두께가 얇은 관계로 기생 소스/드레인 저항이 크게 증가하여 소스/드레인 영역에 선택적으로 에피층을 성장해야 한다.
또한 소자의 바디가 SOI 소자의 특성상 기판과 연결되어 있지 않기 때문에 플로팅(floating) 바디 효과와 열전도가 잘 되지 않아 소자의 성능이 떨어지는 문제가 있다.
이와 같이 종래의 구조를 SOI 기판에 구현한 것은 벌크에서 구현한 소자에 비해 스케일링 다운 특성이 크게 개선되지 않아, CMOS 소자의 채널길이를 25 nm 또는 그 이하까지 줄이기 위한 가장 적합한 소자구조로 이중-게이트 소자 구조가 등장하였고, 전류가 흐르는 채널의 좌우(왼쪽과 오른쪽)에 게이트 전극이 존재하는 CMOS 소자를 'FinFET'라고 부른다.
상기 FinFET은 전류가 흐르는 채널의 좌우(왼쪽과 오른쪽)에 게이트 전극이 존재하여 게이트 전극에 의한 채널의 제어 특성을 크게 개선할 수 있다.
게이트에 의한 채널의 제어 특성이 큰 경우, 소스와 드레인 사이의 누설전류를 종래의 단일 게이트 소자에 비해 크게 개선할 수 있어 결국 DIBL(Drain Induced Barrier Lowering) 특성을 크게 개선할 수 있다.
또한, 채널 양쪽에 게이트가 존재하여 소자의 문턱전압을 동적(dynamically)으로 변화시킬 수 있어 채널의 on-off 특성이 종래의 단일 게이트 구조에 비해 크게 개선되고 짧은 채널효과를 억제할 수 있다.
그러나, 채널 양쪽에 게이트가 존재하여 높은 전류구동능력을 확보할 수 있는 구조이나, 소스/드레인영역이 형성되는 Fin이 나노 폭을 갖기 때문에 상기 소스/드레인 영역과 전기적으로 접속되는 패드 콘택 면적의 급격한 감소로 인하여 pad/n- 접합(junction)에서의 기생 소스/드레인 저항이 증가하여 소자의 전류구동능력이 저하된다.
이를 해결하기 위해 소스/드레인영역에 다결정 실리콘이나 SiGe 층을 증착하여 기생 저항을 줄이려는 시도가 발표되었다. 예를 들면, 문헌 ("Quasi-Planar FinFETs with Selectively Grown Germanium Raised Source/Drain, 2001 IEEE International SOI Conference, 10/01)에 공지된 바와 같이, 얇은 두께를 갖는 소스/드레인 영역이 높은 저항을 갖기 때문에 전류구동능력 측면에서 열화되는 문제점을 개선하기 위하여 콘택패드와 접측 면적을 증가시켜 저항을 감소시킬 목적으로 소스/드레인 영역에 SEG(Selective Epitaxial Growth) 방법으로 게르마늄(Germanium)을 성장시키는 방법에 대해 공지되었다.
그러나, 상기 논문에서도 게이트 스페이서를 형성할 때, 게이트 뿐만아니라 소스/드레인영역에도 스페이서가 형성되기 때문에 상기 소스/드레인영역에 형성된 스페이서는 후속에 성장시키는 게르마늄과 소스/드레인영역과의 접촉면적을 감소시킨다.
또한, 문헌 ("Extension and Source/Drain Design for High-Performance FinFETs Devices", IEEE Transactions on Electron Devices, Vol. 50, No. 4 April 2003 )에서 공지된 바와 같이, Si RSD(Raised Source/Drain)가 소스/드레인영역을 전체적으로 감싸고 있어서 접촉면적을 증가시키는 것을 보여주고 있다.
그러나, 이를 위하여 게이트의 높이가 소스/드레인영역의 높이에 두배가 되어야하며, 또한, 소스/드레인영역의 스페이서를 제거하기 위하여 과도한 식각을 해야된다.
이러한 방법은 반도체 소자가 고집적화 되어감에 따라, 얼라인 마진 부족으로 인하여 콘택패드와 게이트 간의 전기적 단락을 유발할 수도 있고, 더욱이 디램 셀과 같이 SAC(self-aligned-contact) 구조를 갖는 경우에 게이트 상부의 노출은 콘택패드와 브릿지 유발로 인해 치명적이다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은 소스/드레인영역의 스페이서 형성을 억제하여 콘택패드와의 접촉면적을 확장하여 소스/드레인 저항을 효과적으로 낮출 수 있는 핀 전계 효과 트랜지스터를 제공하는데 있다.
또한, 본 발명의 다른 목적은 상술한 핀 전계 효과 트랜지스터를 제조하는 데 적합한 제조 방법을 제공하는데 있다.
본 발명의 목적을 달성하기 위한 제1실시예에 따른 핀 전계 효과 트랜지스터는 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 포함한다. 상기 액티브패턴 상면에 제1하드마스크막이 형성되어 있고, 상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이를 갖도록 소자분리막이 형성되어 있다. 상기 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물과 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 고농도의 반도체막를 구비한다.
제2실시예에 따른 핀 전계 효과 트랜지스터는 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 포함한다. 상기 액티브패턴 상면에 제1하드마스크막이 형성되어 있고, 상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이를 갖도록 소자분리막이 형성되어 있다. 상기 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물과 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 콘택패드가 형성되어 있다.
상기 제1실시예에 따른 핀 전계 효과 트랜지스터를 제조하기 위한 방법에서, 먼저 실리콘 기판 상면에 제1하드마스크막을 형성한다. 이어서, 상기 제1하드마스크막을 이용하여 상기 실리콘 기판을 식각하여 상기 식각된 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성한다. 이어서, 상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이까지 소자분리막를 형성한다. 이어서, 상기 소자분리막으로부터 돌출된 액티브패턴 및 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물을 형성한다. 이어서, 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 반도체막을 형성한다.
상기 제2실시예에 따른 핀 전계 효과 트랜지스터를 제조하기 위한 방법은 실리콘 기판 상면에 제1하드마스크막을 형성한다. 이어서, 상기 제1하드마스크막을 이용하여 상기 실리콘 기판을 식각하여 상기 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성한다. 이어서, 상기 실리콘 기판의 표면에서 상기 액티브영역의 소정의 높이까지 소자분리막를 형성한다. 이어서, 상기 소자분리막으로부터 돌출된 액티브패턴 및 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물을 형성한다. 이어서, 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 콘택패드를 형성하는 것으로 이루어진다.
여기서, 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분은 상기 액티브 패턴의 소스/드레인영역이다.
소스/드레인영역의 스페이서 형성을 억제하여 소스/드레인영역에 전체적으로 연결된 반도체막이 형성됨으로 접촉면적을 확장하여 소스/드레인 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드를 구현할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
< 실시예 1 >
도 1은 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 1에서 본 발명의 핀 전계 효과 트랜지스터 구조물을 보다 상세히 나타내기 위해 구조물의 일부를 점선으로 절단하여 도시하였다.
도 1을 참조하면, 도 1에 도시된 핀 전계 효과 트랜지스터는 실리콘 기판(10), 실리콘 기판(10)에 일체로 수직으로 돌출된 액티브패턴(15), 제1하드마스크막(25), 소자분리막(30), 게이트 구조물(50), 액티브 패턴(15)에 이온주입된 소스/드레인영역(15a), 제1층간절연막(55), 게이트 스페이서(60), 제2층간절연막(65), 반도체막(70), 콘택패드(75) 등을 포함하여 이루어진다.
액티브패턴(15)은 실리콘 기판(10)에 일체로 돌출되어 제1방향으로 연장되어 형성된다.
제1하드마스크막(25)이 액티브 패턴(15) 상면에 형성되어 있다. 제1하드마스크막(25)은 후속에 액티브패턴(15)과 액티브 패턴(15)에서 n-의 저농도로 이온주입된 소스/드레인을 보호하는 중요한 역할을 한다.
실리콘기판(10)의 상면과 액티브패턴(15)의 측면에 사이드웰 산화막(17)과 라이너 실리콘질화막(18)이 형성되어 있다.
소자분리막(30)은 소자 분리를 위해 사용되며, 실리콘 기판(10) 표면에서 액티브패턴(15)의 소정의 높이까지 형성되어 있다. 여기서, 소정의 높이는 액티브 패턴(15)에서의 채널(channel)의 높이이다. 소자분리를 위해 사용되는 소자분리막(30)은 절연막으로 HDP 산화막, SOG 계열, CVD 산화막 등이 가능하며, 액티브패턴(15) 간의 거리가 미세해질 경우 SOG 계열의 TOSZ등을 이용하는 것이 바람직하다.
게이트 구조물(50)은 소자분리막(30)으로부터 돌출된 액티브패턴(15) 및 제1하드마스크막(25)을 감싸면서 제2방향으로 연장되어 형성되어 있다. 게이트 구조물(50)은 액티브 패턴(15)의 양측면에 형성된 게이트 절연막(미도시)과 게이트 절연막(미도시)과 제1하드마스크막(25)의 양측면에 소정의 폭을 가지고 제2방향으로 연장된 제1게이트 전극(35)과 제1게이트 전극(35) 상면에 형성된 제2게이트전극(40)과 게2게이트전극(40) 상면에 형성된 제2하드마스크막(45)을 포함한다.
제1게이트전극(35)은 액티브 패턴의 채널(미도시)을 조절하는 역할을 하며, 물질로써는 다결정실리콘, 다결정 실리콘게르마늄, 도핑된 다결정실리콘, 또는 도핑된 다결정 실리콘게르마늄으로 형성할 수 있다. 그리고, 제1게이트전극(35) 상면에 텅스텐 실리사이드, 니켈실리사이드, 또는 티타늄실리사이드을 더 포함할 수 있다. 그리고, 제1게이트전극(35) 상면에 텅스텐, 질화텅스텐, 또는 몰리브덴을 더 포함할 수 있다.
그리고, 제2게이트전극(40)은 저저항의 워드라인(wordline)이 형성되는 것이 목적으로, 물질로써는 다결정실리콘, 다결정 실리콘게르마늄, 도핑된 다결정실리콘, 또는 도핑된 다결정 실리콘게르마늄으로 형성할 수 있다. 그리고, 제2게이트전극(40) 상면에 텅스텐 실리사이드, 니켈실리사이드, 또는 티타늄실리사이드을 더 포함할 수 있다. 그리고, 제2게이트전극(40) 상면에 텅스텐, 질화텅스텐, 또는 몰리브덴을 더 포함할 수 있다.
소스/드레인영역(15a)은 소자분리막(30)으로부터 돌출된 액티브패턴(15)에서 게이트 구조물(50)과 겹치는 액티브패턴(15)의 부분을 제외한 나머지 부분에 이온주입을 하여 형성된다.
제1층간절연막(55)은 소자분리막(30)의 표면에서 제1하드마스크막(25)과 제1게이트전극(40)의 상면과 동일한 높이로 형성된다. 이로써, 게이트 스페이서(60)가 게이트 구조물(50)의 제2게이트전극(40)과 제2하드마스크막(45)의 양측면에만 존재하고, 소스/드레인영역(15a)의 양측면에는 존재하지 않는다.
제2층간절연막(65)은 제1층간절연막(55)의 표면에서 게이트 구조물(50)의 상면과 동일한 높이로 형성된다.
반도체막(70)이 제1층간절연막(55)을 관통하여 소스/드레인영역(15a)을 양측면에 전체적으로 연결되어 형성된다. 반도체막(70)의 저면이 제1게이트전극(35)의 저면과 동일하도록 형성하며, 제1게이트전극(35)의 저면보다 깊게 형성되는 것은 바람직하지 않다. 왜냐하면, 예컨대, 반도체막은 n+의 고농도, 즉, 1.0E19 atoms/㎠ 도즈(does) 이상으로 이온주입된 고농도의 단결정 실리콘막으로 제1게이트전극 하부의 소스/드레인영역 사이에서 펀치쓰루(Punchthru) 현상을 일으킬 수 있다.
또한 반도체막(70)은 고농도로 도핑된 단결정 실리콘막, 고농도로 도핑된 단결정 실리콘 게르마늄막 또는 고농도로 도핑된 단결정 게르마늄막일 수 있다.
또한, 반도체막(70)은 단결정 실리콘막, 단결정 실리콘 게르마늄막 또는 단결정 게르마늄막일 수 있다.
콘택패드(75)가 제2층간절연막(65)을 관통하여 반도체막(70) 상면에 형성되어 있다. 콘택패드(75)는 도핑된 폴리실리콘막 또는 금속막일 수 있다. 미도시하였지만, 반도체막과 상기 콘택패드 사이에 콘택패드의 저저항을 위하여 개입된 실리사이드막을 더 형성할 수 있다.
결과적으로, 소스/드레인영역(15a), 반도체막(70) 및 콘택패드(75)의 구조가 n-/n+/콘택패드의 접합구조를 갖게되어 결국에 소스/드레인 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드의 핀 전계 효과 트랜지스터를 구현할 수 있다.
상술한 구성 요소들을 포함하는 핀형 트랜지스터는 실시예1에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
도 2a 내지 도 2n은 도 1에 도시한 핀 전계 효과 트랜지스터 제조 방법을 나타내는 사시도들이다.
도 2a를 참조하면, 먼저 실리콘 기판(100)의 표면을 열산화을 수행하여 산화시켜 약 100Å의 두께를 갖는 패드 산화막(미도시)을 형성한다. 이어서, 상기 패드 산화막(미도시) 상면에 CVD(chemical vapor deposition)을 수행하여 약 700Å의 두께를 갖는 실리콘 질화막(SiN)인 제1 하드마스크막(도시 안됨)을 형성한다.
이어서, 상기 제1하드마스크막 상에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 상기 포토 레지스트막에 포토공정을 수행하여 제1방향으로 액티브 패턴을 정하는 제1 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 이용하여 제1하드마스크막 및 패드 산화막을 건식식각하여 제1 하드마스크막 패턴(110) 및 패드 산화막 패턴(105)을 형성한다. 이어서, 상기 제1포토레지스트 패턴은 에싱, 스트립 및 세정 공정을 통해 제거된다.
도 2b를 참조하면, 제1하드마스크막 패턴(110)을 이용하여 실리콘 기판(100)을 건식식각하여 액티브 패턴(115)을 형성한다. 여기서, 액티브 패턴(115)은 식각된 실리콘 기판(100a)의 표면으로부터 약 2000Å 이상 수직으로 돌출된 일체형 구조를 갖는다.
도 2c를 참조하면, 상기 건식식각에 의하여 액티브 패턴(115)에 발생한 스트레스(stress)를 완화하기 위해 열산화을 수행하여 사이드웰 산화막(120)을 형성한다. 이어서, 액티브 패턴(115)의 산화방지를 위해 사이드웰 산화막(120) 상면에 CVD를 수행하여 라이너 실리콘 질화막(125)을 형성한다. 사이드웰 산화막(120)은 CVD를 수행하여 산화막을 증착하는 방식도 가능하다.
도 2d를 참조하면, 소자분리를 위해 소자분리막(130)을 형성한다. 구체적으로, 식각된 실리콘 기판(100a) 상면에 HDP(high density plasma)를 수행하여 상기 액티브 패턴(115)과 제1하드마스크막 패턴(110)을 덮는 절연막(미도시)을 형성한다. 상기 절연막은 CVD, 또는 SOG(spin on glass)를 수행하여 증착하는 방식도 가능하다.
이어서, 상기 절연막을 상기 제1하드마스크막 패턴(110)의 표면이 노출될 때까지 CMP(chemical mechanical polish)를 수행하여 평탄화한다. 이어서, 평탄화된 절연막을 건식식각 또는 습식식각으로 에치백하여 상기 식각된 실리콘 기판(100a)의 표면에서 액티브패턴(115)의 소정의 높이까지 남긴다. 즉, 형성시키고자 하는 액티브 패턴(115)에서의 채널(channel)의 높이 정도로 남긴다.
도 2e를 참조하면, 먼저, 소자분리막(130)으로부터 돌출된 액티브패턴(115)의 양측면에 노출된 라이너 실리콘 질화막(125)과 사이드웰 산화막(120)을 순서대로 제거한다. 이어서, 노출된 라이너 실리콘 질화막(125)과 사이드웰 산화막(120)이 제거된 액티브패턴(115)의 양측면에 열산화를 수행하여 게이트절연막(135)을 형성한다. 게이트 절연막(135)은 CVD, 또는 라디칼(radical) 산화를 수행하여 형성하는 방식도 가능하다.
물론, 게이트 절연막(135)을 형성하기 전에 라이너 실리콘 질화막(125) 및 사이드웰 산화막(120) 또는 사이드웰 산화막(120)을 이용하여 채널(channel) 도핑(doping)이 가능하다. 또는 라이너 실리콘 질화막(125) 및 사이드웰 산화막(120)를 제거한 후에 다른 버퍼산화막(미도시) 형성하여 채널(channel) 도핑(doping)도 가능하다.
도 2f를 참조하면, 소자분리막(130) 상면에 CVD방법에 의해 게이트절연막(135) 및 제1하드마스크막 패턴(110)을 덮도록 제1게이트 도전막(미도시)을 형성한다. 이어서, 상기 제1게이트 도전막를 제1하드마스크막 패턴(110)의 표면이 노출될 때까지 CMP를 수행하여 제1게이트 도전막 패턴(140)을 형성한다. 이어서, 제1게이트 도전막 패턴(140) 상면에 CVD를 수행하여 제2게이트 도전막(145) 및 제2하드마스크막(150)을 형성한다.
도 2g를 참조하면, 제2 하드마스크막(150) 상면에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 상기 포토 레지스트막에 포토공정을 수행하여 제2방향으로 게이트 구조물을 정하는 제2 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(미도시)을 이용하여 제2하드마스크막(150), 제2게이트 도전막(145) 및 제1게이트 도전막 패턴(140)을 건식식각하여 제2하드마스크막 패턴(150a), 제2게이트전극(145a) 및 제1게이트전극(140a)을 형성한다. 이로써, 상기 건식식각에 의하여 소자분리막(130)으로부터 돌출된 액티브패턴(115) 및 제1하드마스크막 패턴(110)을 감싸면서 소정의 폭을 가지고 제2방향으로 연장된 게이트 구조물(155)을 형성한다.
여기서, 상기 건식식각을 수행할 때에 게이트 구조물(155)의 상부(A)와 하부(B)의 길이(length)가 동일하도록 과식각(over etch)을 수행한다. 이때, 제1하드마스크막 패턴(110)이 액티브 패턴(115)의 손상이 방지하는 역할을 한다.
도 2h를 참조하면, 게이트 구조물(155)이 겹치지 않는 액티브 패턴(115)에 이온주입으로 불순물(160)을 도핑하여 소스/드레인영역(115a)을 형성한다. 이어서, 상기 제2포토레지스트 패턴(미도시)은 에싱 스트립 및 세정 공정을 통해 제거된다.
도 2i를 참조하면, 소자분리막(130) 상면에 HDP를 수행하여 제2하드마스크막 패턴(150a)을 덮는 제1층간절연막을 형성한다. 이어서, 상기 제1층간절연막을 제2하드마스크막 패턴(150a)의 표면이 노출될 때까지 CMP로 평탄화한다. 이어서, 평탄화된 제1층간절연막을 건식식각으로 에치백하여 소자분리막(130)의 표면에서 제1하드마스크막 패턴(110)의 상면 및 제1게이트전극(140a)의 상면과 동일한 높이로 제1층간절연막 패턴(165)을 형성한다.
도 2j를 참조하면, 제1층간절연막 패턴(165) 상면 및 게이트구조물(155)의 제2하드마스막 패턴(150a)과 제2게이트전극(145a)에 CVD를 수행하여 실리콘질화막을 균일하게 덮도록 형성한다. 이어서, 실리콘질화막을 건식식각으로 에치백하여 제1층간절연막 패턴(165) 상면과 제2하드마스크막 패턴(150a) 및 제2게이트전극(145a) 양측면에 게이트 스페이서(170)를 형성한다.
이로써, 소스/드레인영역(115a)에 불필요한 스페이서가 형성되는 것을 방지할 수 있어 후속에 진행되는 개구부(도 2l을 참조) 형성할 때에 소스/드레인영역(115a)의 양측면이 완전하게 노출되는 것이 가능하다.
도 2k를 참조하면, 제1층간절연막 패턴(165) 상면에 HDP를 수행하여 게이트 구조물(155)의 제2하드마스크막 패턴(150a)과 제2게이트도전막 패턴(145a) 및 게이트 스페이서(170)를 덮는 제2층간절연막을 형성한다. 이어서, 제2층간절연막을 게이트구조물(155)의 제2하드마스크막 패턴(150a)의 표면이 노출되도록 CMP로 평탄화한다. 이로써, 제1층간절연막 패턴(165)의 표면에서 게이트 구조물(155)의 제2하드마스크막 패턴(150a)의 상면과 동일한 높이로 제2층간절연막 패턴(175)을 형성한다.
이하에서 본 발명의 핀 전계 효과 트랜지스터가 형성되는 구조를 보다 상세히 나타내기 위해 도 2l내지 도 2n에 도시된 구조물의 일부(C)를 절단하여 도시하였다.
도 2l을 참조하면, 제2층간절연막 패턴(175) 상면에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 상기 포토 레지스트막에 포토공정을 수행하여 제3포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 제3포토레지스트 패턴(미도시)을 이용하여 제2층간절연막 패턴(175), 제1층간절연막 패턴(165) 및 게이트절연막(135)을 SAC(Self-Aligned-Contact, 이하에서는 SAC로 명명함) 건식식각, 또는 일반적인 건식식각을 수행하여 소스/드레인영역(115a)의 양측면이 완전히 노출된다. 이때, 제1하드마스크막 패턴(110)이 소스/드레인영역(115a)의 손상을 방지한다. 그리고, 건식식각의 공정조건은 실리콘질화막과 선택비가 높은 조건을 선택하여 수행한다.
이로써, 소스/드레인영역(115a) 및 제1하드마스크막 패턴(110)의 양측면이 완전히 노출시키는 개구부(180)가 형성된다.
도 2m을 참조하면, 개구부(180) 내에 양측면이 완전히 노출된 소스/드레인영역(115a)에 저항을 줄이기 위하여 선택적 에피텍시 성장(SEG) 시에 인시트(in_situ)로 불순물을 주입하여 고농도의 반도체막(185)을 형성한다. 고농도의 반도체막(185)은 선택적 에피텍시 성장(SEG)이 완료된 후에 고농도의 불순물을 이온주입하여 형성할 수도 있다.
이로써, 소소/드레인영역(115a)의 양측면에 전체적으로 연결된 고농도의 반도체막(185)을 형성한다.
도 2n을 참조하면, 개구부(180) 내에 반도체막(185)과 제1하드마스크막 패턴(110) 상면에 콘택패드(190)를 형성한다. 또한 반도체막(185)과 콘택패드(190) 사이에 실리사이드막(미도시)을 형성할 수 있다.
여기서, 콘택패트(190)는 개구부(180) 내와 식각된 제2층간절연막 패턴(175a) 표면에 CVD를 수행하여 도핑된 다결정 실리콘막 또는 금속증착을 수행하여 텅스텐막인 콘택패드 도전막(미도시)을 형성한다. 상기 콘택패드 도전막을 식각된 제2층간절연막패턴(175a)의 표면이 노출될 때까지 CMP로 평탄화한다.
이로써, 개구부(180)를 매몰하면서 반도체막(185)과 제1하드마스크막 패턴(110) 상면에 콘택패드(190)를 형성한다.
결과적으로, 소스/드레인영역(115a)의 스페이서 형성을 억제하여 소스/드레인영역(115a)에 전체적으로 연결된 고농도의 반도체막(185)이 형성됨으로 접촉면적을 확장한다.
상술한 구성 요소들을 포함하는 핀형 트랜지스터의 제조방법은 실시예1에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 제조에 적용 가능하다.
<실시예 2>
실시예 2는 실시예1에서 반도체막 및 콘택패드를 구분하여 형성된 핀 전계 효과 트랜지스터 및 그 제조방법을 콘택패드만 형성된 핀 계 효과 트랜지스터 및 그 제조방법에 대한 것이다.
그러므로 본 실시예는 상기 실시예 1의 도면 및 설명을 이용하며, 상기 실시예1에서 반복되는 도면 및 설명은 생략한다.
도 3은 본 발명의 제2 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 3을 참조하면, 콘택패드(80)가 제2층간절연막(65) 및 제1층간절연막(55)을 관통하여 소스/드레인영역(15a)을 양측면에 전체적으로 연결되어 형성된다. 콘택패드(80)는 도핑된 폴리실리콘막 또는 금속막일 수 있다.
결과적으로, 소스/드레인영역(15a)의 스페이서 형성을 억제하고, 소스/드레인영역(15a)에 전체적으로 연결된 콘택패드(80)가 형성됨으로 접촉면적을 확장하여 소스/드레인 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드를 구현할 수 있다.
상술한 구조를 갖는 핀 전계 효과 트랜지스터는 실시예2에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
도 4a 내지 도 4b는 도 3에 도시한 핀 전계 효과 트랜지스터 제조방법을 나타내는 사시도들이다.
도 4a를 참조하면, 제2층간절연막 패턴(175) 상면에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 상기 포토 레지스트막에 포토공정을 수행하여 제3포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 제3포토레지스트 패턴(미도시)을 이용하여 제2층간절연막 패턴(175), 제1층간절연막 패턴(165) 및 게이트절연막(135)을 SAC(Self-Aligned-Contact, 이하에서는 SAC로 명명함) 건식식각, 또는 일반적인 건식식각을 수행하여 소스/드레인영역(115a)의 양측면이 완전히 노출된 개구부(180)를 형성한다.
도 4b를 참조하면, 개구부(180)를 매몰시키면서 소스/드레인영역(115a)의 양측면에 연결된 콘택패트(195)를 형성한다. 구체적으로, 콘택패트(195)는 개구부(180) 내와 식각된 제2층간절연막 패턴(175a) 표면에 CVD를 수행하여 도핑된 다결정 실리콘막, 또는 스퍼터를 수행하여 금속막인 콘택패드 도전막(미도시)을 형성한다. 상기 콘택패드 도전막을 식각된 제2층간절연막패턴(175a)의 표면이 노출될 때까지 CMP로 평탄화한다.
이로써, 소소/드레인영역(115a)의 양측면에 전체적으로 연결된 콘택패드(195)을 형성한다.
상술한 구성 요소들을 포함하는 핀형 트랜지스터의 제조방법은 실시예2에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
< 실시예 3 >
실시예 3은 상기 실시예 1에 따른 핀 전계 효과 트랜지스터 및 그 제조방법에서 식각방지막을 더 포함하여 펀치스루(punchthru)가 없는 핀 전계 효과 트랜지스터 및 그 제조방법을 나타낸다.
상기 실시예3은 상기 실시예1의 도면 및 설명을 이용하며, 상기 실시예1에서 반복되는 도면 및 설명은 생략한다.
도 5는 본 발명의 제3실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
식각방지막(85)이 소자분리막(30) 상면에 형성된다. 식각방지막(85)은 실리콘질화막이다. 식각방지막(85)으로 인하여 반도체막(70)이 게이트 구조물(50)의 제1게이트전극(35)의 저면 이하로 성장되는 것을 방지함으로 펀치쓰루를 방지한다.
도 6a 내지 도 6h는 도 5에 도시한 핀 전계 효과 트랜지스터 제조방법을 나타내는 사시도들이다.
도 6a를 참조하면, 먼저 실리콘 기판(100)의 표면에 열산화를 수행하여 패드 산화막(미도시)을 형성한다. 이어서, 상기 패드 산화막(미도시) 상면에 CVD를 수행하여 실리콘 질화막(SiN)인 제1하드마스크막을 형성한다.
이어서, 상기 제1하드마스크막 및 패드산화막을 패터닝하여 제1하드마스크막 패턴(110) 및 패드 산화막 패턴(105)으로 형성된다.
이어서, 제1하드마스크막 패턴(110)을 이용하여 실리콘 기판(100)을 건식식각하여 액티브 패턴(115)을 형성한다. 이어서, 상기 건식식각에 의하여 액티브 패턴(115)에 발생한 스트레스(stress)를 완화하기 위해 CVD을 수행하여 식각된 실리콘 기판(100a) 상면에 액티브 패턴(115)과 제1하드마스크막 패턴(110)을 균일하게 덮는 사이드웰 산화막(200)을 형성한다. 이어서, 액티브 패턴(115)의 산화방지를 위하여 CVD을 수행하여 사이드웰 산화막(200)의 상면에 라이너 실리콘 질화막(125)을 형성된다.
도 6b를 참조하면, 소자분리를 위해 소자분리막(130)을 형성한다. 이어서, 소자분리막(130) 및 사이드웰 산화막(200)의 상면에 CVD를 수행하여 실리콘질화막인 식각방지막(205)을 형성한다.
도 6c를 참조하면, 식각방지막(205) 상면에 액티브 패턴(115) 및 제1하드마스크막 패턴(110)을 덮는 희생절연막을 형성한다. 상기 희생절연막을 제1하드마스크막 패턴(110)의 상면에 위치하는 식각방지막(205)의 표면이 노출될 때까지 CMP로 평탄화한다. 이어서, 평탄화된 절연막을 건식식각으로 에치백하여 식각방지막(205)의 표면에서 소정의 높이, 예컨대, 식각방지막(205)이 후속의 공정에 보호될 정도의 두께로 남긴다. 이로써, 식각방지막(205) 표면에서 소정의 높이의 희생절연막 패턴(210)이 형성된다.
도 6d를 참조하면, 희생절연막 패턴(210)을 이용하여 희생절연막 패턴(210)에 의하여 돌출된 액티브패턴(115) 및 제1하드마스크막 패턴(110)을 균일하게 덮고 있는 식각방지막(205) 및 라이너 실리콘 질화막(125)을 인산 용액을 이용하여 제거한다. 이때, 사이드웰 산화막(200)이 제1하드마스크막 패턴(110)을 인산 용액으로부터 보호한다.
도 6e를 참조하면, 희생절연막 패턴(210)에 의하여 돌출된 식각방지막(205) 및 라이너 실리콘 질화막(125)을 제거한 후에 실리콘질화막인 제1하드마스크막 패턴(110)과 선택비가 높은 식각공정 조건을 선택하여 희생절연막 패턴(210)과 사이드웰 산화막(200)을 식각한다. 이어서, 식각된 식각방지막(205a)으로부터 돌출된 액티브 패턴(115)의 양측면에 열산화를 수행하여 게이트절연막(135)을 형성한다.
이후 공정은 상기 도 2f에서 도 2k와 동일한 공정으로 상기 도 2f에서 도 2k를 참조한다.
이하에서 본 발명의 핀 전계 효과 트랜지스터가 형성되는 구조를 보다 상세히 나타내기 위해 도 6f내지 도 6h에 도시된 구조물의 일부(C)를 절단하여 도시하였다.
도 6f를 참조하면, 제2층간절연막 패턴(175) 상면에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 상기 포토 레지스트막에 포토공정을 수행하여 제3포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 제3포토레지스트 패턴(미도시)을 이용하여 제2층간절연막 패턴(175), 제1층간절연막 패턴(165) 및 게이트절연막(135)을 SAC(Self-Aligned-Contact, 이하에서는 SAC로 명명함) 건식식각, 또는 일반적인 건식식각을 수행하여 소스/드레인영역(115a)의 양측면이 완전히 노출된다. 이때, 제1하드마스크막 패턴(110)이 소스/드레인영역(115a)의 손상을 방지한다. 그리고, 건식식각의 공정조건은 실리콘질화막과 선택비가 높은 조건을 선택하여 수행한다. 또한, 식각된 식각방지막(205a)이 소자분리막(130)이 식각되는 것을 방지한다.
이로써, 소스/드레인영역(115a) 및 제1하드마스크막 패턴(110)을 노출시키는 개구부(180)가 형성된다.
도 6g를 참조하면, 개구부(180) 내에 양측면이 완전히 노출된 소스/드레인영역(115a)에 저항을 줄이기 위하여 소소/드레인영역(115a)의 양측면에 전체적으로 연결된 고농도의 반도체막(185)을 형성한다.
도 6h를 참조하면, 개구부(180) 내에 고농도의 반도체막(185)과 제1하드마스크막 패턴(110a) 상면에 콘택패드(190)를 형성한다.
상술한 구성 요소들을 포함하는 핀 전계 효과 트랜지스터 제조방법은 실시예3에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
<실시예4>
실시예4는 실시예3에서 반도체막 및 콘택패드를 구분하여 형성된 핀 전계 효과 트랜지스터 및 그 제조방법에서 콘택패드만 형성된 핀 전계 효과 트랜지스터 및 그 제조방법이다.
상기 실시예4는 상기 실시예2와 실시예3의 도면 및 설명을 이용하며, 상기 실시예3에서 반복되는 도면 및 설명은 생략한다.
도 7은 본 발명의 제4실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 7을 참조하면, 식각방지막(85)이 소자분리막(30) 상면에 형성되며 콘택패드(80)가 제2층간절연막(65) 및 제1층간절연막(55)을 관통하여 소스/드레인영역(15a)을 양측면에 전체적으로 연결되어 형성된다.
상술한 구조를 갖는 핀 전계 효과 트랜지스터는 실시예4에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
본 발명의 제4 실시예에 따른 핀 전계 효과 트랜지스터 제조방법은 실시예2와 실시예3의 제조방법을 이용하여 설명이 가능함으로 간략하게 나타낸다.
미도시하였지만, 소스/드레인영역(115a)의 양측면이 완전히 노출되도록 건식식각하여 개구부(180)를 형성하는 방법은 상기 제3실시예의 도 6f를 참조한다.
그리고, 소소/드레인영역(115a)의 양측면에 전체적으로 연결된 콘택패드(195)를 형성하는 방법에 대해서는 상기 제2실시예의 도 4b를 참조한다.
상술한 구성 요소들을 포함하는 핀형 트랜지스터 제조방법은 실시예4에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
상기와 같은 본 발명에 따른 핀 전계 효과 트랜지스터는 소스/드레인영역의 스페이서 형성을 억제하여 소스/드레인영역에 전체적으로 연결된 반도체막이 형성됨으로 접촉면적을 확장한다. 이것은 n-/n+/콘택패드의 접합구조를 갖게되어 결국에 소스/드레인 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드를 구현할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 2a 내지 도 2n은 도 1에 도시한 핀 전계 효과 트랜지스터 제조방법을 나타내는 사시도들이다.
도 3은 본 발명의 제2 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 4a 내지 도 4b는 도 3에 도시한 핀 전계 효과 트랜지스터 제조방법을 나타내는 사시도들이다.
도 5는 본 발명의 제3실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 6a 내지 도 6h는 도 5에 도시한 핀 전계 효과 트랜지스터 제조방법을 나타내는 사시도들이다.
도 7은 본 발명의 제4실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 100 : 실리콘 기판 15, 115 : 액티브패턴
15a, 115a : 소스/드레인영역 17, 120, 200 : 사이드웰 산화막
18 : 라이너 실리콘 질화막 20 : 버퍼 패턴
25 : 제1하드마스크막 30, 130 : 소자분리막
35, 140a : 제1게이트 전극 40, 145a : 제2게이트전극
45, 150 : 제2하드마스크막 50, 155 : 게이트 구조물
55 : 제1층간절연막 60 : 게이트 스페이서
65 : 제2층간절연막 70, 185 : 반도체막
75, 80, 190, 195 : 콘택패드 85, 205 : 식각방지막
100a : 식각된 실리콘 기판 105 : 패드산화막 패턴
110 : 제1하드마스크막 패턴 125 : 라이너 실리콘질화막
135 : 게이트 절연막 140 : 제1게이트 도전막 패턴
145 : 제2게이트 도전막 150a : 제2하드마스크막 패턴
160 : 불순물 165 : 제1층간절연막 패턴
170 : 게이트 스페이서 175 : 제2층간절연막 패턴
175a : 식각된 제2층간절연막패턴 180 : 개구부
205a : 식각된 식각방지막 210 : 희생절연막
Claims (28)
- 실리콘 기판;상기 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴:상기 액티브패턴 상면에 형성된 제1하드마스크막:상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이까지 형성된 소자분리막;상기 소자분리막으로부터 돌출된 액티브패턴 및 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물; 및상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 반도체막를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 게이트 구조물은,상기 소자분리막으로부터 돌출된 액티브패턴의 양측면에 형성된 게이트 절연막;상기 게이트 절연막과 상기 제1하드마스크막의 양측면에 소정의 폭을 가지고제2방향으로 연장된 제1게이트 전극;상기 제1게이트 전극 및 상기 제1하드마스크 상면에 형성된 제2게이트전극; 및상기 게2게이트전극 상면에 형성된 제2하드마스크막를 구비하는 것을 특징으로 하는 반도체 소자의 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 소자분리막의 표면에서 상기 제1하드마스크막의 상면과 동일한 높이로 형성된 제1층간절연막을 더 포함하는 것을 특징으로 반도체 소자의 핀 전계 효과 트랜지스터.
- 제3항에 있어서, 상기 제1층간절연막 상면과 게이트구조물의 양측면에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 제4항에 있어서, 상기 제1층간절연막의 표면에서 게이트 구조물의 상면과 동일한 높이로 형성된 제2층간절연막을 더 포함하는 것을 특징으로 반도체 소자의 핀 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 반도체막은 고농도로 도핑된 단결정 실리콘막, 고농도로 도핑된 단결정 실리콘 게르마늄막 또는 고농도로 도핑된 단결정 게르마늄막인 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 반도체막과 상기 제1하드마스크막 상면에 형성된 콘택패드를 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 제7항에 있어서, 상기 콘택패드는 도핑된 폴리실리콘 또는 금속으로 이루어진 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 제7항에 있어서, 상기 반도체막과 상기 콘택패드 사이에 개입된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 소자분리막 상면에 형성된 식각방지막을 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 실리콘 기판;상기 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴:상기 액티브패턴 상면에 형성된 제1하드마스크막:상기 실리콘 기판의 표면에서 상기 액티브영역의 소정의 높이까지 형성된 소자분리막;상기 소자분리막으로부터 돌출된 액티브패턴 및 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물; 및상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 콘택패드를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터.
- 실리콘 기판 상면에 제1하드마스크막을 형성하는 단계:상기 제1하드마스크막을 이용하여 상기 실리콘 기판을 식각하여 상기 식각된 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성하는 단계:상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이까지 소자분리막를 형성하는 단계;상기 소자분리막으로부터 돌출된 액티브패턴 및 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물을 형성하는 단계; 및상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 반도체막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제12항에 있어서, 상기 소자분리막를 형성하는 단계는,상기 식각된 실리콘 기판 상면에 상기 액티브 패턴과 상기 제1하드마스크막을 덮는 절연막을 형성하는 단계;상기 절연막을 상기 제1하드마스크막의 표면이 노출될 때까지 평탄화하는 단계; 및상기 평탄화된 절연막을 에치백하여 상기 식각된 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이까지 남기는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제12에 있어서, 상기 게이트 구조물을 형성하는 단계는,상기 소자분리막으로부터 돌출된 액티브패턴의 양측면에 게이트 절연막을 형성하는 단계;상기 소자분리막 상면에 상기 게이트 절연막과 상기 제1하드마스크막의 덮는 제1게이트 도전막을 형성하는 단계;상기 제1게이트 도전막을 상기 제1하드마스크막의 표면이 노출될 때까지 평탄화하여 제1게이트도전막 패턴을 형성하는 단계;상기 제1게이트도전막 패턴의 상면에 제2게이트전극을 형성하는 단계;상기 게2게이트전극 상면에 제2하드마스크막을 형성하는 단계; 및상기 제2하드마스크막, 제2게이트전극 및 제1게이트 전극을 패터닝하여 상기 소자분리막으로부터 돌출된 액티브패턴 및 제1하드마스크막를 감싸면서 소정의 폭을 가지고 제2방향으로 연장된 게이트 구조물을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제12항에 있어서, 상기 소자분리막의 표면에서 상기 제1하드마스크막의 상면과 동일한 높이로 제1층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제15항에 있어서, 상기 제1층간절연막을 형성하는 단계는,상기 소자분리막의 상면에 제1층간절연막을 게이트 구조물을 덮도록 형성하는 단계;상기 제1층간절연막을 상기 게이트 구조물의 표면이 노출될 때까지 평탄화하는 단계; 및평탄화된 제1층간절연막을 에치백하여 제1하드마스크막의 상면과 동일한 높이로 남기는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제15항에 있어서, 상기 제1층간절연막 상면과 상기 게이트 구조물의 양측면에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제17항에 있어서, 상기 게이트 스페이서를 형성하는 단계는상기 제1층간절연막의 상면과 게이트 구조물을 균일하게 덮는 실리콘질화막을 형성하는 단계; 및상기 실리콘질화막을 에치백하여 상기 제1층간절연막 상면과 게이트구조물의 양측면에 게이트 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제17항에 있어서, 상기 제1층간절연막의 표면에서 게이트 구조물의 상면과 동일한 높이로 제2층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제19항에 있어서, 상기 제2층간절연막을 형성하는 단계는상기 제1층간절연막의 상면에 게이트 구조물을 덮는 제2층간절연막을 형성하는 단계; 및상기 제2층간절연막을 상기 게이트 구조물의 표면이 노출될 때까지 평탄화하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제19항에 있어서, 상기 반도체막을 형성하는 단계는,상기 제2층간절연막 및 제1층간절연막을 패터닝하여 상기 액티브패턴 및 제1하드마스크막을 노출시키는 개구부를 형성하는 단계; 및상기 개구부 내에 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 반도체막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제21항에 있어서, 상기 반도체막은 선택적 에피텍시 성장(SEG) 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제22항에 있어서, 상기 엑피텍시 성장 시에 인시트(in-situ)로 불순물을 주입하는 것을 더 포함하는 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제22항에 있어서, 상기 에피텍시 성장 완료 후에 고농도의 불순물을 이온주입하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제22항에 있어서, 상기 반도체막과 제1하드마스크막 상면에 콘택패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제25항에 있어서, 상기 반도체막과 콘택패드 사이에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 제12에 있어서, 상기 소자분리막를 형성한 후에 상기 소자분리막 상면에 식각방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
- 실리콘 기판 상면에 제1하드마스크막을 형성하는 단계:상기 제1하드마스크막을 이용하여 상기 실리콘 기판을 식각하여 상기 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성하는 단계:상기 실리콘 기판의 표면에서 상기 액티브영역의 소정의 높이까지 소자분리막를 형성하는 단계;상기 소자분리막으로부터 돌출된 액티브패턴 및 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물을 형성하는 단계; 및상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 콘택패드를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 핀 전계 효과 트랜지스터 제조방법.
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