KR100657969B1 - 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법 - Google Patents

한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

바디-바이어스 제어가 가능하면서 SOI 구조의 장점을 채택할 수 있고, 높은 동작 전류와 낮은 콘택 저항을 제공하여 높은 성능을 갖는 반도체 소자의 제조 방법이 제공된다. 본 발명의 제조 방법에 따르면, 제 1 트렌치를 매립하고 반도체 기판 상으로 돌출된 제 1 절연막의 상부 측벽에 제 2 절연막 스페이서가 형성된다. 제 2 절연막 스페이서를 식각 보호막으로 하여 반도체 기판을 식각하여 제 2 트렌치를 형성하고 제 1 절연막에 의해 지지되는 핀들을 형성한다. 상기 제 2 트렌치를 매립하는 제 3 절연막을 형성한다. 제 3 절연막에 대해서 선택적으로 제 1 절연막 상부를 식각한다. 식각 후 잔류된 제 1 절연막 상의 핀들 사이에 게이트 전극을 형성한다.

Description

한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트 전극을 갖는 반도체 소자의 제조 방법{Method of fabricating a semiconductor device having a single gate electrode corresponding a pair of fin-type channel regions}
도 1 내지 도 10은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도들이고;
도 11 내지 도 13은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도들이고;
도 14는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도이고;
도 15는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도이고; 그리고
도 16은 본 발명의 제 5 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 핀-타입 채널 영 역을 구비하는 반도체 소자의 제조 방법에 관한 것이다. 예를 들어, 반도체 소자는 핀-펫(FinFET)을 포함할 수 있고, 랜덤 액세스 메모리는 DRAM, RRAM, FeRAM 또는 노어-타입 플래시 메모리를 포함할 수 있다.
반도체 소자의 성능을 향상시킬 수 있는 핀-펫(FinFET) 구조가 연구되고 있다. 예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호, "FIN MEMORY CELL AND METHOD OF FABRICATION"은 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호, "ADDITIONAL GATE CONTROL FOR A DOUBLE-GATE MOSFET"은 절연층 상에 형성된 핀을 포함하는 핀-펫에 대해서 개시하고 있다.
핀-펫은 물고기 지느러미 모양으로 형성된 핀(fin)의 상면 및 측면들을 채널 영역으로 이용할 수 있다. 이에 따라, 핀-펫은 평면형 트랜지스터보다 채널 면적을 넓게 할 수 있어, 큰 전류의 흐름을 제공할 수 있다. 그 결과, 핀-펫은 평면형 트랜지스터보다 높은 성능을 제공할 수 있다.
하지만, David M. Fried 등 및 Bin Yu 등에 의한 핀-펫은 SOI 기판을 이용하여 제조됨으로써, 핀이 기판 몸체로부터 플로팅 되는 문제가 있다. 이에 따라, 바디-바이어스(body-bias)를 이용한 트랜지스터의 문턱전압 제어가 불가능하고, 그 결과 CMOS 트랜지스터의 문턱전압 조절이 어렵다. 반면, 통상의 벌크 기판을 이용하면 드레인 공핍 영역이 확장되어 접합 누설 전류, 오프 전류 및 접합 커패시턴스 증가될 수 있다. 나아가, 고집적 소자에서는 단채널 효과에 의해 문턱전압이 감소하고 오프 전류가 더욱 증가할 수 있다.
핀-펫에 있어서 또 하나의 문제는 높은 콘택 저항이다. 예를 들어, David M. Fried에 의한 핀-펫은 핀들을 가로질러 형성된 비트 라인 콘택들을 포함한다. 이 경우, 비트 라인 콘택과 핀들의 좁은 상면이 접촉하게 되어, 비트 라인 콘택 저항이 매우 높을 수 있다. 더불어, 비트 라인 콘택을 형성하기 위하여 핀들이 굽어지는 구조가 될 수 있어 제조상의 어려움이 있다.
Bin Yu 등에 의하면, 소오스 및 드레인 영역이 핀과 연결되고 콘택 면적을 확보하도록 넓게 형성되어 있다. 하지만, 소오스 및 드레인 영역 때문에 핀들 간의 거리가 넓어지게 되고, 그 결과 핀-펫의 집적도가 낮아지는 문제가 발생할 수 있다.
핀-펫의 제조에 있어서 또 하나의 문제는, 기판으로부터 돌출된 얇은 핀들이 쓰러져 무너지는 현상이다. 이러한 핀들의 무너짐은 핀의 폭이 얇아질수록 더욱 심각해지고 있다. 예를 들어, David M. Fried 등에서 핀들은 기판으로부터 높이 돌출되어 있고 측면 방향으로는 고정되어 있지 않다. 따라서, 핀들은 제조 공정 단계에서 쉽게 쓰러져 무너질 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 바디-바이어스 제어가 가능하면서 SOI 구조의 장점을 채택할 수 있고 높은 동작 전류와 낮은 콘택 저항을 제공하여 높은 성능을 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 다음의 단계들을 포함하는 반도체 소자의 제조 방법이 제공된다. 반도체 기판 내의 제 1 트렌치를 매립하고 상기 반도체 기판 상으로 돌출된 적어도 하나 이상의 제 1 절연막을 형성한다. 상기 반도체 기판 상으로 돌출된 상기 제 1 절연막 부분의 양 측벽에 상기 반도체 기판의 적어도 일 부분을 덮고 다른 부분을 노출하는 제 2 절연막 스페이서를 형성한다. 상기 제 2 절연막 스페이서를 식각 보호막으로 하고 상기 노출된 상기 반도체 기판의 다른 부분을 식각하여 제 2 트렌치를 형성함으로써, 상기 반도체 기판의 몸체로부터 돌출되고 상기 제 1 절연막의 양 측벽에 접하는 적어도 한 쌍의 핀들을 형성한다. 상기 제 2 트렌치를 매립하는 제 3 절연막을 형성한다. 상기 제 3 절연막에 대해서 선택적으로 상기 제 1 절연막을 소정 깊이까지 식각한다. 상기 식각 후 잔류된 제 1 절연막 상의 상기 한 쌍의 핀들 부분의 사이에 매립되어 상기 한 쌍의 핀들에 동시에 대응되고 상기 한 쌍의 핀들과 각각 절연된 게이트 전극을 형성한다.
상기 본 발명의 일 측면에 따르면, 상기 제 1 절연막을 식각하는 단계는 습식 식각을 이용하여 수행할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 게이트 전극 및 상기 한 쌍의 핀들 사이에 게이트 절연막을 형성하는 단계를 더 포함할 수 있다. 나아가, 상기 게이트 절연막과 상기 게이트 전극 사이에 상기 게이트 전극과 절연된 스토리지 노드를 형성하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 다음의 단계들을 포함하는 반도체 소자의 제조 방법이 제공된다. 반도체 기판 내의 제 1 트렌치를 매립하고 상기 반도체 기판 상으로 돌출된 적어도 하나 이상의 제 1 절연막을 형성한다. 상기 반도체 기판 상으로 돌출된 상기 제 1 절연막 부분의 양 측벽에 상기 반도체 기판의 적어도 일 부분을 덮고 다른 부분 상을 노출하는 제 2 절연막 스페이서를 형성한다. 상기 제 2 절연막 스페이서를 식각 보호막으로 하고 상기 노출된 상기 반도체 기판의 다른 부분을 식각하여 제 2 트렌치를 형성함으로써, 상기 반도체 기판의 몸체로부터 돌출되고 상기 제 1 절연막의 양 측벽에 접하는 적어도 한 쌍의 핀들을 형성한다. 상기 제 2 트렌치를 매립하는 제 3 절연막을 형성한다. 적어도 상기 제 1 절연막을 노출하고 상기 제 3 절연막을 덮는 식각 마스크를 형성한다. 상기 식각 마스크를 식각 보호막으로 하여 상기 노출된 제 1 절연막을 소정 깊이까지 식각한다. 상기 식각 후 잔류된 제 1 절연막 상의 상기 한 쌍의 핀들 부분의 사이에 매립되어 상기 한 쌍의 핀들에 동시에 대응되고 상기 한 쌍의 핀들과 각각 절연된 게이트 전극을 형성한다. 상기 게이트 전극을 사이에 두고 서로 이격되며, 각각이 상기 제 1 절연막 상의 상기 한 쌍의 핀들 부분의 사이에 매립되어 상기 한 쌍의 핀들의 측벽에 동시에 전기적으로 연결된 소오스 콘택 플러그 및 드레인 콘택 플러그를 형성한다.
상기 본 발명의 일 측면에 따르면, 상기 식각 마스크는 상기 한 쌍의 핀들을 더 노출하도록 형성할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 식각 마스크의 측벽은 상기 한 쌍의 핀들에 접하도록 형성할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 식각 마스크는 상기 한 쌍의 핀들을 더 덮도록 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
제 1 실시예
도 1 내지 도 10은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도들이다. 본 발명에 따른 반도체 소자는 얇은 핀을 채널영역으로 이용하는 핀-펫(FinFET)일 수 있다. 다만, 본 발명에 따른 반도체 소자는 핀-펫에 제한되지 않고, 핀-펫을 이용하는 메모리 소자가 될 수도 있다. 예컨대, 메모리 소자는 랜덤 액세스 메모리, 예컨대 디램(DRAM), 상전이 메모리(PRAM), 저항 메모리(RRAM), 강유전체 메모리(FeRAM) 또는 노어-타입(NOR-type)의 플래시 메모리를 포함할 수 있다.
도 1을 참조하면, 반도체 기판(110) 상에 하드 마스크 패턴(115)이 형성될 수 있다. 반도체 기판(110)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조일 수 있다. 하드 마스크 패턴(115)은 이후의 제 1 트렌치(도 2의 120)가 형성될 영역을 한정할 수 있다. 예를 들어, 하드 마스크 패턴(115)은 직선으로 신장하는 라인 패턴일 수 있고, 비록 도면에는 두 개의 직선 라인이 도시되어 있지만 다수의 직선 라인 패턴일 수도 있다.
하드 마스크 패턴(115)은 반도체 기판(110) 상에 하드 마스크층(미도시)을 형성하고, 하드 마스크층을 패터닝하여 형성될 수 있다. 패터닝은 통상적인 포토리소그래피 및 식각 기술을 이용하여 수행될 수 있다. 하드 마스크층은 반도체 기판(110)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 하드 마스크층은 질화막층 또는 산화질화막층을 포함할 수 있다.
도 2를 참조하면, 하드 마스크 패턴(115)을 식각 보호막으로 하여 반도체 기판(110)을 식각하여, 제 1 트렌치(120)가 형성될 수 있다. 제 1 트렌치(120)의 깊이는 이후 형성될 핀들(도 5의 105a, 105b)의 높이에 따라 선택될 수 있다. 비록 도면에는 하나의 제 1 트렌치(120)가 도시되어 있지만, 복수의 제 1 트렌치(120)가 어레이로 배치될 수 있다.
도 3을 참조하면, 제 1 트렌치(도 2의 120)를 매립하는 제 1 절연막(125)을 형성한다. 보다 구체적으로 보면, 도 2의 구조 전면에 적어도 제 1 트렌치(도 2의 120)를 매립하도록 제 1 절연막층(미도시)을 증착한다. 예를 들어, 제 1 절연막층은 산화막층을 포함할 수 있다. 이어서, 하드 마스크 패턴(도 2의 115)이 노출되도록 제 1 절연막층을 평탄화하여 제 1 절연막(125)이 형성될 수 있다. 예를 들어, 평탄화는 에치백(etch-back) 또는 화학적기계적연마(CMP)법을 이용하여 수행될 수 있다.
이어서, 하드 마스크 패턴(115)이 제 1 절연막(125)에 대해서 선택적으로 제거될 수 있다. 이에 따라, 제 1 절연막(125)은 반도체 기판(110) 내에 형성된 제 1 트렌치(도 2의 115)를 매립할 뿐 아니라, 반도체 기판(110) 상으로 돌출될 수 있다. 하드 마스크 패턴(115)은 제 1 절연막(125)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 절연막(125)이 산화막으로 형성되면, 하드 마스크 패턴(115)은 산화질화막 또는 질화막으로 형성될 수 있다.
도 4를 참조하면, 반도체 기판(110) 상으로 돌출된 제 1 절연막(125) 부분의 양 측벽(127)들에 제 2 절연막 스페이서(130)를 형성할 수 있다. 제 2 절연막 스페이서(130)는 반도체 기판(110)의 핀들(도 5의 105a, 105b)이 형성될 부분을 덮고 그 주위의 반도체 기판(110)의 다른 부분을 노출할 수 있다.
제 2 절연막 스페이서(130)는 물질막 증착과 식각 단계를 이용해서 형성될 수 있다. 예를 들어, 제 1 절연막(125)이 형성된 결과물 전면에 제 2 절연막층(미도시)을 형성한다. 이어서, 제 2 절연막층을 이방성 식각하여 반도체 기판(110)의 다른 부분을 노출한다. 이방성 식각의 직진성에 의해 돌출된 제 1 절연막(125) 부분의 측벽(127)들에 제 2 절연막 스페이서(130)가 형성될 수 있다. 즉, 제 2 절연막 스페이서(130)는 돌출된 제 1 절연막(125) 부분의 측벽(127)들에 자기정렬 방식으로 형성될 수 있다.
제 2 절연막 스페이서(130)의 폭은 제 2 절연막층의 두께에 의해 용이하게 조절될 수 있다. 예를 들어, 제 2 절연막층은 질화막층 또는 산화질화막층을 포함할 수 있다.
도 5를 참조하면, 제 2 절연막 스페이서(도 4의 130)를 식각 보호막으로 하여 반도체 기판(110)의 노출된 부분을 식각하여 제 2 트렌치(133)가 형성될 수 있다. 이에 따라, 반도체 기판(110)의 몸체(102)로부터 돌출되고 제 1 절연막(125)의 양 측벽에 접하는 적어도 한 쌍의 핀들(105a, 105b)이 형성될 수 있다. 즉, 반도체 기판(110)은 몸체(102)와 한 쌍의 핀들(105a, 105b)을 포함한다.
한 쌍의 핀들(105a, 105b)의 폭은 제 2 절연막 스페이서(도 4의 130)의 폭에 의해서 결정될 수 있다. 따라서, 제 2 절연막 스페이서(도 4의 130)의 폭을 조절함으로써, 핀들(105a, 105b)의 폭이 용이하게 조절될 수 있다. 이에 따라, 미세한 폭, 예컨대 서브-마이크론의 폭을 갖는 핀들(105a, 105b)이 제조될 수 있다.
핀들(105a, 105b)의 일 측면은 제 1 절연막(125)과 접해 있다. 즉, 핀들(105a, 105b)의 일 측면은 제 1 절연막(125)에 의해 지지될 수 있다. 이에 따라, 큰 높이와 미세한 폭을 갖는 핀들(105a, 105b)도 넘어지지 않고 안정적으로 지탱될 수 있다. 즉, 핀들(105a, 105b)의 무너짐 현상이 크게 개선될 수 있다.
비록 도면에는 한 쌍의 핀들(105a, 105b)이 도시되었지만, 복수의 제 1 절연막(125)들이 어레이로 배치되고 각 제 1 절연막(125)의 양 측벽(127)들에 한 쌍의 핀들(105a, 105b)이 각각 더 형성될 수 있다.
도 6을 참조하면, 제 2 트렌치(도 5의 133)를 매립하는 매몰 절연막(135)이 형성될 수 있다. 구체적으로 보면, 도 5의 구조 전면에 적어도 제 2 트렌치(도 5의 133)를 매립하는 제 3 절연막층(미도시)을 형성한다. 예를 들어, 제 3 절연막층은 산화막일 수 있다. 이어서, 핀들(105a, 105b)이 노출되도록 제 3 절연막층을 평탄 화하여, 매몰 절연막(135)이 형성될 수 있다. 매몰 절연막(135)은 한 쌍의 핀들(105a, 105b)을 인접하는 다른 핀(미도시)들로부터 분리시키는 데 이용될 수 있다.
도 7을 참조하면, 제 1 절연막(125)을 노출하고 적어도 매몰 절연막(135)을 덮는 식각 마스크(140)가 형성될 수 있다. 예를 들어, 매몰 절연막(135)이 형성된 결과물 전면에 식각 마스크층(미도시)을 형성하고 식각 마스크층을 패터닝하여 식각 마스크(140)가 형성될 수 있다.
식각 마스크층은 제 1 절연막(125)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 식각 마스크층은 포토레지스트층으로 형성될 수 있다.
도 8을 참조하면, 식각 마스크(도 7의 140)를 식각 보호막으로 하여 노출된 제 1 절연막(도 7의 125)을 소정 깊이까지 식각하여 소자절연막(125')을 형성한다. 소자 절연막(125')은 식각되고 잔류된 제 1 절연막(125)의 일부분이다. 이에 따라, 소자절연막(125')과 핀들(105a, 105b)의 상부부분으로 둘러싸인 제 1 트렌치 상부부분(120')이 노출된다. 이 경우에도, 핀들(105a, 105b)은 소자절연막(125')과 매몰 절연막(135)에 의해 지지될 수 있다.
보다 구체적으로 보면, 식각 단계는 습식 식각을 이용하여 수행될 수 있다. 습식 식각은 제 1 절연막(도 7의 125)을 식각 마스크(도 7의 140)에 대해서 선택적으로 식각할 수 있는 식각액, 예컨대 묽은 HF 또는 BOE(buffered oxide etchant)를 포함할 수 있다.
도 9를 참조하면, 소자절연막(125') 상의 핀들(105a, 105b) 부분의 사이에 매립된 게이트 전극(150) 및 핀들(105a, 105b) 및 게이트 전극(150) 사이에 개재된 게이트 절연막(145)이 형성될 수 있다. 즉, 게이트 전극(150)은 게이트 절연막(145)에 의해 핀들(105a, 105b)과 절연될 수 있고, 소자절연막(125')에 의하여 몸체(102)와 절연될 수 있다. 게이트 전극(150)은 핀들(105a, 105b)에 동시에 대응될 수 있다. 이 경우, 게이트 전극(150)의 양 측벽에 대응되는 핀들(105a, 105b) 부분은 채널영역(미도시)으로 이용될 수 있다.
예를 들어, 제 1 트렌치 상부부분(120')에 의해 노출된 핀들(105a, 105b)의 상부부분 상에 게이트 절연막층(미도시)을 형성한다. 예컨대, 게이트 절연막층은 핀들(105a, 105b)을 열 산화시켜 형성될 수 있다. 이어서, 게이트 절연막층 상에 적어도 제 1 트렌치 상부부분(120')을 매립하도록 게이트 전극층(미도시)을 형성한다. 예를 들어, 게이트 전극층은 폴리실리콘층을 포함할 수 있다. 이어서, 매몰 절연막(135)이 노출되도록 게이트 전극층을 평탄화한다. 이어서, 평탄화된 게이트 전극층 및 게이트 절연막층을 패터닝 함으로써 게이트 절연막(145) 및 게이트 전극(150)이 형성될 수 있다.
도 10을 참조하면, 게이트 전극(150)을 사이에 두고 이격되고 핀들(105a, 105b) 사이에 각각 매립된 소오스 콘택 플러그(155) 및 드레인 콘택 플러그(160)가 형성될 수 있다. 소오스 콘택 플러그(155)는 핀들(105a, 105b)과 동시에 전기적으로 연결된다. 이 경우, 소오스 콘택 플러그(155)와 접하는 핀들(105a, 105b) 부분은 소오스(미도시)가 될 수 있다. 유사하게, 드레인 콘택 플러그(160)는 핀들(105a, 105b)과 동시에 전기적으로 연결된다. 이 경우, 드레인 콘택 플러그(160)와 접하는 핀들(105a, 105b) 부분은 드레인(미도시)이 될 수 있다.
예를 들어, 소오스 및 드레인은 핀들(105a, 105b)이 불순물로 도핑된 영역이 될 수 있다. 소오스 및 드레인은 동일한 도전형의 불순물, 예컨대 n형 불순물 또는 p형 불순물로 도핑될 수 있다.
소오스 콘택 플러그(155)와 소오스 그리고 드레인 콘택 플러그(160)와 드레인의 콘택 저항은 종래보다 훨씬 낮다. 왜냐하면, 소오스 콘택 플러그(155) 및 드레인 콘택 플러그(160)는 핀들(105a, 105b)의 양 내측면 부분들에 동시에 연결되기 때문이다. 콘택 저항과 같은 기생 저항은 반도체 소자의 집적도가 클수록 더욱 문제가 된다. 따라서, 소오스 콘택 플러그(155) 및 드레인 콘택 플러그(160)는 고집적 반도체 소자의 기생 저항 성분을 낮추어 동작 속도 향상에 기여할 수 있다.
보다 구체적으로 보면, 게이트 전극(150) 양측의 제 1 트렌치 상부부분(도 9의 120')을 매립하는 층간 절연막층(미도시)을 형성할 수 있다. 이어서, 층간 절연막층에 소오스 콘택홀(미도시) 및 드레인 콘택홀(미도시)을 형성할 수 있다. 이어서, 적어도 소오스 콘택홀 및 드레인 콘택홀을 매립하는 플러그층(미도시)을 매립g한다. 이어서, 핀들(105a, 105b)이 노출되도록 플러그층을 평탄화 함으로써, 소오스 콘택 플러그(155) 및 드레인 콘택 플러그(160)가 각각 형성될 수 있다.
플러그층은 불순물로 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 이 경우, 소오스 콘택 플러그(155) 및 게이트 전극(150) 사이, 및 드레인 콘택 플러그(160) 및 게이트 전극(150) 사이에는 층간 절연막층이 잔류될 수 있다.
이어서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서 반도체 소자의 제조가 완료될 수 있다. 예를 들어, 반도체 소자가 핀-펫을 이용하는 로직 소자인 경우, 소오스 콘택 플러그(155), 드레인 콘택 플러그(160) 및 게이트 전극(150)에 연결된 다층 금속 배선 구조가 더 형성될 수 있음은 자명하다.
다른 예로, 반도체 소자가 핀-펫을 이용하는 메모리 소자, 예컨대 DRAM, RRAM, FeRAM 또는 PRAM인 경우, 소오스 콘택 플러그(155) 또는 드레인 콘택 플러그(160) 상에 스토리지 노드(미도시)가 더 형성될 수 있음은 자명하다.
또 다른 예로, 반도체 소자가 플래시 메모리 또는 소노스(SONOS) 메모리인 경우, 게이트 전극(150) 및 게이트 절연막(145) 사이에 전하 저장 또는 전하 트랩을 위한 스토리지 노드(미도시)가 더 형성될 수 있다. 이 경우, 스토리지 노드는 게이트 전극(150)과 절연될 수 있다. 나아가, 스토리지 노드는 게이트 전극(150)을 형성하기 전에 형성될 수 있다.
이하에서는 도 10을 참조하여 본 발명에 따른 반도체 소자의 구조 및 동작에 대해서 설명한다.
반도체 소자를 측면 방향에서 보면, 차례로 매몰 절연막(135), 핀들(105a, 105b)의 하나 및 게이트 전극(150) 순서의 적층 구조, 즉 SOI(silicon on insulator) 구조가 형성될 수 있다. 다만, 핀들(105a, 105b)은 하부의 몸체(102)와 연결되어 있다는 점에서, 핀들(105a, 105b)이 몸체로부터 플로팅 된 통상의 SOI 구조와 다를 수 있다. 하지만, 몸체(102)와 연결된 핀들(105a, 105b)의 단면적은 핀들(105a, 105b)의 전체 면적에서 매우 작다는 점에서, 반도체 소자는 SOI-유사 구 조로 불릴 수 있다.
보다 구체적으로 보면, 반도체 소자의 동작 시, 핀들(105a, 105b)에 형성된 채널영역들, 소오스 및 드레인의 공핍 영역(depletion region)은 제한될 수 있다. 특히, 핀들(105a, 105b)의 폭이 얇을수록 공핍 영역은 더욱 제한될 수 있다. 예를 들어, 공핍 영역은 핀들(105a, 105b)의 폭 방향으로는 매우 제한 될 것이고, 다만 높이 방향을 따라서만 형성될 수 있다. 하지만, 핀들(105a, 105b)의 폭이 작아지면 높이 방향을 따라서 형성된 공핍 영역의 영향은 매우 축소될 것이다.
따라서, 핀들(105a, 105b)이 몸체(102)에 연결되어 있음에도 불구하고, 반도체 기판(110)은 SOI 구조와 유사한 즉, SOI-유사 구조가 될 수 있다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류, 접합 누설 전류, 접합 커패시턴스가 감소될 수 있다. 접합 누설 전류의 감소는 반도체 소자, 예컨대 메모리 소자의 센싱 마진을 개선시킬 수 있고 파워 소비를 감소시킬 수 있다. 또한, 반도체 소자의 집적도가 높아질수록 문제가 될 수 있는 단채널 효과(short channel effect)도 억제될 수 있다.
그럼에도 불구하고, 몸체(102)에 전압을 인가함으로써 핀들(105a, 105b)에 바디-바이어스를 인가할 수 있는 장점은 유지된다. 이에 따라, 반도체 소자, 예컨대 CMOS 핀-펫의 문턱전압을 용이하게 조절할 수 있다. 예를 들어, NMOS 핀-펫과 PMOS 핀-펫의 바디-바이어스를 조절하여 두 핀-펫들의 문턱전압을 비슷하게 조절할 수 있다.
제 2 실시예
도 11 내지 도 13은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도들이다. 제 2 실시예는 제 1 실시예의 변형으로서, 제 1 실시예를 참조할 수 있다. 제 2 실시예에 따른 반도체 소자의 구조 및 동작은 제 1 실시예에 따른 반도체 소자의 구조 및 동작을 참조할 수 있다. 동일한 참조부호는 동일 또는 유사한 구성 요소를 나타낸다.
제 1 실시예의 도 1 내지 도 5를 참조하면, 제 2 트렌치(133)가 형성되고 이에 따라 제 1 절연막(125)의 양 측벽에 접하고 몸체(102)로부터 돌출된 한 쌍의 핀들(105a, 105b)이 형성될 수 있다.
도 11을 참조하면, 제 2 트렌치(133)가 형성된 결과물 전면에 패드 절연막층(165)이 형성된다. 예를 들어, 패드 절연막층(165)은 질화막층 또는 산화질화막층을 포함할 수 있다. 이어서, 패드 절연막층(165)이 형성된 결과물 전면에 적어도 제 2 트렌치(도 5의 133)를 매립하는 제 3 절연막층(미도시)을 형성한다. 이어서, 패드 절연막층(165)이 노출되도록 제 3 절연막층을 평탄화함으로써, 매몰 절연막(135)이 형성될 수 있다.
도 12를 참조하면, 패드 절연막층(165)을 식각 보호막으로 하여 핀들(105a, 105b) 상의 매몰 절연막(135)이 식각될 수 있다.
도 13을 참조하면, 도 12의 결과물 전면에 식각 마스크층(미도시)을 형성한다. 식각 마스크층은 제 1 절연막(125)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 식각 마스크층은 질화막 또는 산화질화막을 포함할 수 있다. 이어서, 제 1 절연막(125)이 노출되도록 식각 마스크층을 평탄화함으로써, 식각 마 스크(140a)가 형성될 수 있다.
이후 제 1 실시예의 도 8 내지 도 10을 참조하여 반도체 소자의 제조가 완료될 수 있다.
제 2 실시예에 따르면, 식각 마스크(140a)는 매몰 절연막(135) 및 핀들(105a, 105b)을 덮도록 자기정렬(self-aligning) 방식으로 형성될 수 있다. 따라서, 식각 마스크(140a)의 오정렬(miss align)이 방지될 수 있다. 예를 들어, 식각 마스크(140a)가 매몰 절연막(135)을 완전히 덮지 못하면 제 1 절연막(125)의 식각 단계에서 매몰 절연막(135)이 식각되는 문제가 발생할 수 있다.
나아가, 식각 마스크(140a)가 제 1 절연막(125)의 가장자리 부분을 덮게 되면, 제 1 절연막(125)의 식각 단계에서 가장 자리 부분의 제 1 절연막(125)이 잔류될 수 있다. 하지만, 이러한 문제들은 자기정렬된 식각 마스크(140a)에 의해 해결될 수 있다. 이에 따라, 공정 마진이 대폭 향상될 수 있고, 그 결과 반도체 소자의 신뢰성이 향상될 수 있다.
제 3 실시예
도 14는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도이다. 제 3 실시예는 제 2 실시예의 변형으로서, 따라서 제 1 및 제 2 실시예를 참조할 수 있다. 제 3 실시예에 따른 반도체 소자의 구조 및 동작은 제 1 실시예에 따른 반도체 소자의 구조 및 동작을 참조할 수 있다. 동일한 참조부호는 동일 또는 유사한 구성 요소를 나타낸다.
제 1 실시예의 도 1 내지 도 5를 참조하면, 제 2 트렌치(133)가 형성되고 이 에 따라 제 1 절연막(125)의 양 측벽에 접하고 몸체(102)로부터 돌출된 한 쌍의 핀들(105a, 105b)이 형성될 수 있다.
도 12를 참조하면, 매몰 절연막(135)이 더 식각되고, 이에 따라 핀들(105a, 105b)의 측면에 상부에 형성된 패드 절연막(165)이 노출될 수 있다. 예를 들어, 제 3 실시예에서는 제 2 실시예보다 매몰 절연막(135)의 식각 시간을 더 길게 할 수 있다.
도 14를 참조하면, 핀들(105a, 105b)의 측면 상의 패드 절연막(165)이 노출된 결과물 전면에 식각 마스크층(미도시)을 형성한다. 예를 들어, 식각 마스크층은 질화막 또는 산화질화막을 포함할 수 있다. 이어서, 핀들(105a, 105b)이 노출되도록 식각 마스크층 및 제 1 절연막(125)을 평탄화함으로써, 식각 마스크(140b)가 형성될 수 있다. 식각 마스크(140b)와 패드 절연막층(165)은 동일한 물질, 예컨대 질화막으로 형성될 수 있고, 그 경우 질화막은 핀들(105a, 105b)의 측벽에 접하도록 형성될 수 있다.
제 3 실시예에 따른 식각 마스크(140b)도 제 2 실시예와 유사하게 자기정렬 방식으로 형성될 수 있다. 따라서, 제 3 실시예는 제 2 실시예와 유사한 효과를 가질 수 있다. 다만, 제 3 실시예에 따르면 핀들(105a, 105b)의 상면이 노출될 수 있고, 이 후 단계에서 노출된 핀들(105a, 105b)의 상면은 채널영역으로 이용될 수 있다.
제 4 실시예
도 15는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도이다. 제 4 실시예는 제 1 실시예의 변형으로서, 따라서 제 1 실시예를 참조할 수 있다. 제 4 실시예에 따른 반도체 소자의 구조 및 동작은 제 1 실시예에 따른 반도체 소자의 구조 및 동작을 참조할 수 있다. 동일한 참조부호는 동일 또는 유사한 구성 요소를 나타낸다.
제 1 실시예의 도 1 내지 도 5를 참조하면, 제 2 트렌치(133)가 형성되고 이에 따라 제 1 절연막(125)의 양 측벽에 접하고 몸체(102)로부터 돌출된 한 쌍의 핀들(105a, 105b)이 형성될 수 있다.
도 15를 참조하면, 도 5의 결과물 전면에 적어도 제 2 트렌치(133)를 매립하는 제 3 절연막층(미도시)이 형성될 수 있다. 제 3 절연막층은 제 1 절연막(125)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 절연막(125)은 산화막을 포함하고, 제 3 절연막층은 질화막층 또는 산화질화막층을 포함할 수 있다.
이어서, 제 1 절연막(125)이 노출되도록 제 3 절연막층이 평탄화될 수 있다. 이에 따라, 핀들(105a, 105b)의 측벽에 접하는 매몰 절연막(135a), 및 매몰 절연막(135)과 핀들(105a, 105b) 상의 식각 마스크(140c)가 동시에 형성될 수 있다. 이 경우, 매몰 절연막(135) 및 식각 마스크(140c)는 실질적으로 동일한 물질로서 구분되지 않고, 편의상 점선으로 구분된다.
이어서, 도 8 내지 도 10을 참조하여 반도체 소자의 제조가 완료될 수 있다.
제 4 실시예에 따르면, 식각 마스크(140c)는 매몰 절연막(135a) 및 핀들(105a, 105b) 상에 자기정렬 방식으로 형성될 수 있다. 따라서, 제 4 실시예는 제 2 실시예와 유사한 효과를 가질 수 있다.
제 5 실시예
도 16은 본 발명의 제 5 실시예에 따른 반도체 소자의 제조 방법의 일부분을 보여주는 사시도이다.
제 5 실시예는 제 4 실시예의 변형으로서, 따라서 제 4 실시예를 참조할 수 있다. 제 5 실시예에 따른 반도체 소자의 구조 및 동작은 제 1 실시예에 따른 반도체 소자의 구조 및 동작을 참조할 수 있다. 동일한 참조부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 15를 참조하면, 제 3 절연막층에 대한 평탄화가 더 진행될 수 있고, 이에 따라 핀들(105a, 105b)이 노출될 수 있다. 이에 따라, 도 16에 도시된 바와 같이, 매몰 절연막(135a)이 핀들(105a, 105b)의 측벽에 형성되고, 핀들(105a, 105b)의 상부에는 별도의 식각 마스크가 잔존하지 않게 된다. 이 경우, 매몰 절연막(135a)은 제 1 절연막(125)에 대해서 식각 선택비를 갖기 때문에, 실질적으로 식각 마스크의 역할을 할 수 있다.
제 5 실시예에 따르면, 식각 마스크의 역할을 수행하는 매몰 절연막(135a)이 자기정렬 방식으로 형성될 수 있다. 이 경우, 핀들(105a, 105b)의 상부는 노출될 수 있다. 따라서, 제 5 실시예는 제 4 실시예 및 제 3 실시예의 장점을 가질 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 예를 들어, 본 발명에서 반도체 소자는 핀-펫 및 이를 이용하는 메모리 소 자를 포함할 수 있다. 또한, 본 발명에서 랜덤 액세스 메모리는 제시한 단위셀이 행렬로 배열된 노어-타입의 어레이 구조를 포함할 수 있다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 제조 방법에 따르면, 바디-바이어스 제어가 가능하면서 SOI 구조의 장점을 채택할 수 있고 높은 동작 전류와 낮은 콘택 저항을 제공하여 높은 성능을 갖는 반도체 소자가 제조될 수 있다.
본 발명에 따른 제조 방법에 따르면, 자기정렬된 제 2 절연막 스페이서를 이용하여 핀들의 선폭이 용이하게 조절될 수 있다. 이에 따라, 더욱 미세한 선폭을 갖는 핀들의 제조가 가능하다.
본 발명에 따른 제조 방법에 따르면, 핀들이 제조 단계 동안 제 1 절연막 또는 매몰 절연막에 의해 지지될 수 있다. 이에 따라, 핀들이 쓰러져 무너지는 현상이 방지될 수 있다. 따라서, 미세한 폭 및 큰 높이를 갖는 핀들이 형성될 수 있고, 이에 따라 반도체 소자의 집적도 및 성능이 더 향상될 수 있다.
본 발명에 따른 제조 방법에 따르면, 게이트 전극, 소오스 콘택 플러그 및 드레인 콘택 플러그 형성을 위한 제 1 절연막의 식각이 자기정렬 방식으로 수행될 수 있다. 예컨대, 자기정렬된 식각 마스크를 이용하여 매몰 절연막에 대해서 선택적으로 제 1 절연막이 식각될 수 있다. 이에 따라, 공정 마진이 대폭 향상될 수 있 고, 그 결과 반도체 소자의 신뢰성이 향상될 수 있다.

Claims (20)

  1. 반도체 기판 내의 제 1 트렌치를 매립하고 상기 반도체 기판 상으로 돌출된 적어도 하나 이상의 제 1 절연막을 형성하는 단계;
    상기 반도체 기판 상으로 돌출된 상기 제 1 절연막 부분의 양 측벽에 상기 반도체 기판의 적어도 일 부분을 덮고 다른 부분을 노출하는 제 2 절연막 스페이서를 형성하는 단계;
    상기 제 2 절연막 스페이서를 식각 보호막으로 하고 상기 노출된 상기 반도체 기판의 다른 부분을 식각하여 제 2 트렌치를 형성함으로써, 상기 반도체 기판의 몸체로부터 돌출되고 상기 제 1 절연막의 양 측벽에 접하는 적어도 한 쌍의 핀들을 형성하는 단계;
    상기 제 2 트렌치를 매립하는 제 3 절연막을 형성하는 단계;
    상기 제 3 절연막에 대해서 선택적으로 상기 제 1 절연막을 소정 깊이까지 식각하는 단계; 및
    상기 식각 후 잔류된 제 1 절연막 상의 상기 한 쌍의 핀들 부분의 사이에 매립되어 상기 한 쌍의 핀들에 동시에 대응되고 상기 한 쌍의 핀들과 각각 절연된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막을 형성하는 단계는,
    상기 반도체 기판 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 보호막으로 하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치를 매립하는 제 1 절연막층을 형성하는 단계;
    상기 하드 마스크 패턴이 노출될 때까지 상기 제 1 절연막층을 평탄화하는 단계; 및
    상기 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 하드 마스크 패턴은 상기 제 1 절연막층과 식각 선택비를 갖는 물질로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 절연막 스페이서를 형성하는 단계는,
    상기 제 1 절연막이 형성된 결과물 전면에 제 2 절연막층을 형성하는 단계; 및
    상기 반도체 기판의 다른 부분이 노출되도록 상기 제 2 절연막층을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 제 2 절연막층은 질화막층 또는 산화질화막층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 1 절연막을 식각하는 단계는 습식 식각을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 제 1 절연막은 산화막을 포함하고 상기 제 3 절연막은 질화막을 포함하고, 상기 습식 식각은 HF를 포함하는 습식액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 게이트 전극 및 상기 한 쌍의 핀들 사이에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 게이트 절연막과 상기 게이트 전극 사이에 상기 게이트 전극과 절연된 스토리지 노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 반도체 기판 내의 제 1 트렌치를 매립하고 상기 반도체 기판 상으로 돌출된 적어도 하나 이상의 제 1 절연막을 형성하는 단계;
    상기 반도체 기판 상으로 돌출된 상기 제 1 절연막 부분의 양 측벽에 상기 반도체 기판의 적어도 일 부분을 덮고 다른 부분 상을 노출하는 제 2 절연막 스페 이서를 형성하는 단계;
    상기 제 2 절연막 스페이서를 식각 보호막으로 하고 상기 노출된 상기 반도체 기판의 다른 부분을 식각하여 제 2 트렌치를 형성함으로써, 상기 반도체 기판의 몸체로부터 돌출되고 상기 제 1 절연막의 양 측벽에 접하는 적어도 한 쌍의 핀들을 형성하는 단계;
    상기 제 2 트렌치를 매립하는 제 3 절연막을 형성하는 단계;
    적어도 상기 제 1 절연막을 노출하고 상기 제 3 절연막을 덮는 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 식각 보호막으로 하여 상기 노출된 제 1 절연막을 소정 깊이까지 식각하는 단계;
    상기 식각 후 잔류된 제 1 절연막 상의 상기 한 쌍의 핀들 부분의 사이에 매립되어 상기 한 쌍의 핀들에 동시에 대응되고 상기 한 쌍의 핀들과 각각 절연된 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 사이에 두고 서로 이격되며, 각각이 상기 제 1 절연막 상의 상기 한 쌍의 핀들 부분의 사이에 매립되어 상기 한 쌍의 핀들의 측벽에 동시에 전기적으로 연결된 소오스 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서, 상기 식각 마스크는 상기 한 쌍의 핀들을 더 노출하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 식각 마스크의 측벽은 상기 한 쌍의 핀들에 접하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11 항에 있어서, 상기 식각 마스크는 상기 제 1 절연막에 대해서 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 10 항에 있어서, 상기 식각 마스크는 상기 한 쌍의 핀들을 더 덮도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 식각 마스크는 상기 제 1 절연막에 대해서 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 제 3 절연막을 형성하는 단계는,
    상기 한 쌍의 핀들이 형성된 결과물 전면에 제 4 절연막층을 형성하는 단계;
    상기 제 4 절연막층이 형성된 상기 제 2 트렌치를 매립하는 제 3 절연막층을 형성하는 단계;
    상기 제 4 절연막층이 노출되도록 상기 제 3 절연막층을 평탄화하는 단계; 및
    상기 제 4 절연막층을 식각 보호막으로 하여 상기 한 쌍의 핀들 상의 상기 제 3 절연막층 부분을 선택적으로 식각하는 단계를 포함하고,
    상기 식각 마스크를 형성하는 단계는,
    상기 식각된 제 3 절연막층을 포함하는 결과물 전면에 상기 한 쌍의 핀들 사이를 매립하는 식각 마스크층을 형성하는 단계; 및
    상기 제 1 절연막을 노출하도록 상기 식각 마스크층 및 상기 제 4 절연막층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 식각 마스크층 및 상기 제 4 절연막층은 질화막층을 각각 포함하고, 상기 제 3 절연막층은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 14 항에 있어서, 상기 식각 마스크 및 상기 제 3 절연막은 상기 제 1 절연막에 대해서 식각 선택비를 갖는 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서, 상기 식각 마스크 및 상기 제 3 절연막을 형성하는 단계는,
    상기 한 쌍의 핀들이 형성된 결과물 전면에 상기 제 2 트렌치를 매립하는 제 3 절연막층을 형성하는 단계; 및
    상기 제 1 절연막이 노출되도록 상기 제 3 절연막층을 평탄화하는 단계를 포 함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 제 3 절연막층은 질화막층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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