KR20050081389A - 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법 - Google Patents

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Abstract

본 발명은 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법은, STI(Shallow Trench Isolation) 공정 및 실리콘 리세스(silicon recess) 방법을 응용하여 트렌치(trench) 구조를 가지는 반도체 기판상에 복수의 채널용 핀이 형성된 구성을 구현하는 것을 특징으로 한다.
이에 따라, 소자를 제조하기 위한 공정이 기존공정을 응용하여 이루어지므로 제조공정이 단순해지고 공정에러가 저감된다. 또한, 트렌치 구조에 의한 누설전류의 감소로 말미암아 소자의 동작 특성이 향상된다.

Description

채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법{Field Effect Transistor device with fin structure and method for manufacturing thereof}
본 발명은 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 장치의 고속화, 고집적화가 진행되고 있다. 이에 따라 반도체 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다.
소자의 성능 향상과 누설 전류의 최소화를 지속하기 위해, 반도체 제조자들은 10nm 이하의 세대에 적용될 수 있는 새로운 트랜지스터 소자 구조를 연구하기 시작했다. 이 중에서 가능성 있는 것 중의 하나가 핀 구조를 가진 전계효과 트랜지스터 소자(FinFET)인데, 미국의 Berkeley소재 California 주립대학의 첸밍후(ChenMing Hu) 교수팀은 상어 등 지느러미 같이 생긴 높고 얇은 채널 모양의 핀(fin) 형상을 가진 전계효과 트랜지스터 소자를 제안하였다. 이는 현재 양산되는 반도체보다 약 400배 많은 트랜지스터 소자를 집적할 수 있는 고집적화된 반도체 소자이다. 이러한 핀 형상을 가진 전계효과 트랜지스터 소자에서는 상어 등 지느러미와 같은 핀의 한 면에 하나씩 두 개의 게이트가 사용되어 소자의 전환을 쉽게 해준다. 이러한 구조 때문에 핀 구조를 가진 전계효과 트랜지스터 소자는 이중 게이트 전계효과 트랜지스터 소자라고도 불린다.
도 1은 종래의 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자를 나타낸 평면도이고, 도 2는 도 1의 I1-I1'에 대한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 종래의 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자는 실리콘 기판(8), 층간산화막(7), 핀(3), 소스영역(1), 드레인영역(2), 게이트산화막(5) 및 게이트(6)를 구비한다.
실리콘 기판(8)상에는 층간산화막(7)이 형성되고, 층간산화막(7)상에는 채널의 역할을 하는 채널용 핀(3)이 마련된다. 게이트산화막(5)은 핀(3)의 상면 및 측면을 둘러싸고 있다. 소스영역(1) 및 드레인영역(2)은 게이트(6)를 중심으로 하여 채널용 핀(3)의 양단부를 각각 둘러싸고 있다. 게이트(6)는 소스영역(1)과 드레인영역(2) 사이에 배치되며, 층간산화막(7) 및 게이트산화막(5)상에 형성된다. 도면에 도시되지는 않았지만, 게이트(6)와 소스영역(1)과의 사이, 그리고 게이트(6)와 드레인영역(2)과 의 사이에는 질화물로 이루어진 질화막 스페이서가 개재(介在)된다.
그러나, 종래의 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자는 다음과 같은 문제점이 있다.
첫째, 소자의 용량증대 및 경박단소화를 위해 복수의 채널을 구현하는 경우에 이에 따른 소스와 드레인 영역을 해당 개수 만큼 따로 만들어 주어야 하기 때문에 제조공정이 복잡해지고 공정에러가 발생할 가능성이 그 만큼 높아지는 문제점이 있다.
둘째, 패턴 미세화를 구현하는 경우에 불순물의 도핑농도가 증가됨에 따라 소스/드레인 도핑농도도 증가되어 소자내 누설전류가 급격히 증가하므로 소자의 리프레시 타임(refresh time) 특성 등 소자의 동작특성이 저하되는 문제점이 있다.
따라서 본 발명의 목적은 복수의 채널을 구현하는 경우에 제조공정이 단순화되면서도 소자내 누설전류가 억제되도록 개선된 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자는, 하나 이상의 트렌치(trench)와, 그 복수의 트렌치 사이에 형성된 하나 이상의 채널(channel)용 핀(fin)을 포함하는 반도체 기판; 그 트렌치 내부에 채워지는 트렌치 절연체; 그 채널용 핀 및 그 반도체 기판상에 형성되는 게이트(gate)전극 구조물; 및 그 채널용 핀의 양단에 각각 연결된 소스(source)영역 내지 드레인(drain)영역;을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 반도체 기판이 그 복수의 트렌치 절연체 사이에 제1 및 제2채널용 핀을 포함하는 듀얼 핀-페트(dual FinFET) 구조를 가지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제1 및 제2채널용 핀 사이에는 리세스 홀(recess hole)이 마련되고, 그 리세스 홀 내부에는 그 게이트전극 구조물이 채워지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 리세스 홀의 하측 끄트머리는, 그 트렌치 절연체의 상측 및 하측끄트머리 사이에 위치하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 트렌치는 직사각모양(), 역삼각모양(∇) 및 역사다리꼴모양() 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 트렌치 절연체의 높이는 그 트렌치의 깊이보다 더 작은 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 채널용 핀은 직사각모양(), 삼각모양( △ ) 및 사다리꼴모양( ) 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 게이트 전극 구조물은, 그 반도체 기판상에 형성되는 게이트 절연층과, 그 게이트 절연층상에 형성되는 게이트전극과, 그 게이트전극상에 형성되는 스톱퍼층을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 게이트 절연층 및 그 스톱퍼층은 산화물로 이루어지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 게이트 전극 구조물은 그 리세스 홀을 덮어씌우는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 소스영역 및 드레인 영역의 하측 끄트머리 각각은, 그 트렌치 절연체의 상측 및 하측 끄트머리 사이에 위치하는 것을 특징으로 한다.
본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법은, (A1) 반도체 기판을 준비하는 단계; (A2) 그 반도체 기판상에 트렌치(trench)를 형성하기 위한 트렌치 패턴을 마련하는 단계; (A3) 그 트렌치 패턴의 패턴모양에 따라 그 반도체 기판을 식각하여 그 반도체 기판에 트렌치를 형성하는 단계; (A4) 그 트렌치 패턴을 제거하고 그 트렌치 내부에 트렌치 절연체를 채워넣는 단계; (A5) 그 반도체 기판상에 채널(channel)용 핀(fin)을 형성하기 위한 핀 패턴을 마련하는 단계; (A6) 그 핀 패턴의 패턴모양에 따라 그 반도체 기판을 리세스(recess)하여 리세스 홀(recess hole)을 형성하는 단계; (A7) 그 핀 패턴을 제거하여 채널용 핀을 형성하는 단계; (A8) 그 반도체 기판상에 채널용 핀을 덮는 게이트전극 구조물을 형성하는 단계; 및 (A9) 그 반도체 기판중에서 그 채널용 핀의 양단에 각각 연결된 부분에 소스(source)영역 및 드레인(drain)영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 트렌치는 직사각모양(), 역삼각모양(∇) 및 역사다리꼴모양() 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 트렌치 절연체는 산화물로 이루어진 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 채널용 핀은 직사각모양(), 삼각모양( △ ) 및 사다리꼴모양( ) 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 게이트 전극 구조물은, 그 반도체 기판상에 형성되는 게이트 절연층과, 그 게이트 절연층상에 형성되는 게이트전극과, 그 게이트전극상에 형성되는 스톱퍼층을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 게이트 전극 구조물은 그 리세스 홀을 덮어씌우는 것을 특징으로 한다.
본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 다른 제조방법은, (B1) 반도체 기판을 준비하는 단계; (B2) 그 반도체상에 소정의 패턴을 가진 패턴 블럭(pattern block)이 형성되는 단계; (B3) 그 패턴 블럭의 각 측면에 패턴 스페이서(pattern spacer)를 형성하는 단계; (B4) 그 패턴 스페이서와 그 패턴 블럭의 패턴모양에 따라 그 반도체 기판을 식각하여 그 반도체 기판에 트렌치(trench)를 형성하는 단계; (B5) 그 트렌치 내부에 트렌치 절연체를 채워넣는 단계; (B6) 그 패턴 블럭을 제거하여 그 반도체 기판상에 그 패턴 스페이서를 잔류시키는 단계; (B7) 그 반도체 기판 및 그 패턴 스페이서 상에 개구 패턴라인(開口 pattern line)을 가진 마스크층을 마련하는 단계; (B8) 그 패턴 스페이서와 그 마스크층의 패턴모양에 따라 그 반도체 기판을 리세스(recess)하여, 리세스 홀(recess hole)을 형성하고, 그 트렌치와 그 리세스 홀 사이에 복수의 채널용 핀을 형성하는 단계; (B9) 그 마스크층 및 그 패턴 스페이서를 제거하여 그 채널용 핀의 상면을 노출시키는 단계; (B10) 그 반도체 기판상에 그 채널용 핀을 덮는 게이트전극 구조물을 형성하는 단계; 및 (B11) 그 반도체 기판중에서 그 채널용 핀의 양단에 연결된 부분에 소정의 불순물을 주입하여 소스(source)영역 및 드레인(drain)영역을 각각 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 패턴 블럭은, 그 반도체 기판상에 순차적으로 형성된 패턴 질화막 및 난반사방지막(Anti Reflection Coating)을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 반도체 기판과 그 패턴 질화막 사이에 패턴 산화막이 개재(介在)되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 (B2)단계 다음에, 그 패턴 질화막의 측면을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 (B6)단계는, 그 난반사방지막 및 그 패턴 질화막을 차례로 제거하여 그 기판상에 그 패턴 스페이서 및 그 패턴 산화막을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 (B6)단계는, 그 난반사방지막과 그 패턴 스페이서 각각의 상단부를 CMP(Chemical Mechanical Polishing)공정에 의하여 제거하는 단계 및 그 난반사방지막과 그 패턴 스페이서를 인산(燐酸)으로 에칭하여 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 (B8)단계는, 그 패턴 스페이서와 그 마스크층의 패턴모양에 따라 그 패턴 산화막을 식각하여 식각 산화막을 잔류시키는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 (B9)단계는, 그 식각 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 (B3)단계는, 그 패턴 블럭의 상면과 각 측면을 덮어씌우는 포위막을 형성하는 단계 및 그 포위막의 상면을 에치-백(etch-back)하여 그 패턴 블럭의 상면을 노출시키고 그 패턴 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 패턴 산화막, 패턴 질화막 및 난반사방지막은 각각 직사각평판(直四角平板) 형상을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 개구 패턴라인은 그 제1 및 제2패턴 스페이서를 교차하여 형성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 개구 패턴라인은 그 제1 및 제2패턴 스페이서의 길이방향에 대해 수직인 방향으로 형성된 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 개구 패턴라인은 복수개로 이루어진 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자를 자세하게 설명한다.
도 3a 내지 도 3h는 각각 본 발명의 일실시예에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법을 나타낸 단면도이다.
도 3a 내지 도 3h를 참조하여 본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법을 설명한다.
먼저, 도 3a에서와 같이, 반도체 기판(20)을 준비한다. 반도체 기판(20)은 실리콘(silicone)으로 이루어져 있다.
다음으로, 도 3a에서와 같이, 반도체 기판상의 일부분에 소정의 패턴을 가진 산화막(21) 및 패턴 블럭(B1)이 순차적으로 형성된다. 패턴 블럭(B1)은 패턴 질화막(22) 및 난반사방지막(Anti Reflection Coating)(23)을 포함한다. 산화막(21)은 반도체 기판(20)과 질화막(22) 사이의 적층 접합성을 향상시키기 위하여 반도체 기판(20)과 질화막(22) 사이에 개재(介在)된다.
도 4는 도 3a의 반도체 기판을 위에서 바라본 정면도이다. 여기서 도 4에서의 I2-I2'은 도 3a에 해당한다.
도 4에 도시된 바와 같이, 반도체 기판(20)상에 난반사방지막(23)이 직사각평판 형상으로 적층되어 있음을 알 수 있다. 마찬가지로, 반도체 기판(20)상에 패턴 산화막(도 3a의 21) 및 패턴 질화막(도 3a의 22)도 직사각평판 형상으로 적층되어 있음을 알 수 있다.
다음으로, 도 3b에서와 같이, 패턴 질화막(도 3a의 22)의 측면을 약간 식각하여 식각 질화막(22a)을 형성한다. 이때는 질화물에 작용하는 인산(燐酸) 등의 에칭액을 사용한다. 여기서 패턴 블럭(B2)은 식각 질화막(22a)과 난반사방지막(23)을 포함한다. 본 공정은 생략되어도 무방한 공정이지만, 뒤의 도 3g에서의 리세스 홀(recess hole)(H2)의 폭을 작게 가져가기 위해서는 필요한 공정이다. 즉, 패턴 질화막(도 3a의 22)의 측면 식각량을 증대시켜 리세스 홀(도 3g의 H2)의 폭을 좁게 할 수 있으므로, 채널용 핀(C11 및 C12)(C13 및 C14)간의 간격을 줄일 수 있다. 따라서, 본 공정에 의하여 소자의 소형화를 이루기 위한 패턴 미세화가 더욱 용이하게 이루어질 수 있다.
다음으로, 패턴 산화막(21), 식각 질화막(22a) 및 난반사방지막(23)의 상면 및 각 측면을 에워싸는 포위막(미도시)를 형성하고, 그 포위막의 상측을 에치-백(etch-back)하여, 도 3c에서와 같이, 난반사방지막(23)을 노출시키면서 제1 및 제2패턴 스페이서(24a)(24b)로 분리된 패턴 스페이서(24)를 형성시킨다.
다음으로, 도 3d에서와 같이, 제1 및 제2패턴 스페이서(24a)(24b)와 난반사방지막(23)의 패턴모양에 따라 반도체 기판(20)을 식각하여 반도체 기판(20)에 트렌치(trench)(H1)를 형성한다. 도 3d에서는 트렌치(H1)의 단면모양이 직사각모양()이지만, 이와 달리 다양한 식각공정방법에 따라 트렌치(H1)의 단면모양이 역삼각모양(∇) 또는 역사다리꼴모양()이 될 수도 있다.
다음으로, 도 3e에서와 같이, 트렌치(H1) 내부에 트렌치 절연체(25)를 채워넣는다. 트렌치 절연체(25)는 산화물로 이루진 것이 바람직하다. 이상과 같은 공정은 STI(Shallow Trench Isolation)공정을 응용하여 이루어졌음을 알 수 있다.
다음으로, 도 3f에서와 같이, 난반사방지막(도 3e의 23), 식각 질화막(도 3e의 22a)을 제거하여 반도체 기판(20)상에 제1 및 제2패턴 스페이서(24a)(24b)와 패턴 산화막(21)을 잔류시킨다.
도 5는 도 3f의 반도체 기판을 위에서 바라본 평면도이고, 도 6은 도 5의 반도체 기판상에 마스크층이 형성된 것을 나타낸 평면도이다. 여기서, 도 5의 I3-I3' 및 도 6의 I4-I4'은 각각 도 3f에 해당한다.
다음으로, 도 6에서와 같이, 제1 및 제2패턴 스페이서(도 3f의 24a)(24b) 사이에 리세스 홀(recess hole)(도 3g의 H2)을 형성하기 위하여, 복수의 개구 패턴라인(開口 pattern line)(L1)(L2)을 가진 마스크층(M1)을 반도체 기판(20)상에 마련한다. 개구 패턴라인(L1)(L2)은 제1 및 제2패턴 스페이서(24a)(24b)의 길이방향(P)에 대해 수직인 방향으로 형성된다. 즉, 복수의 개구 패턴라인(L1)(L2)은 각각 제1 및 제2패턴 스페이서(24a)(24b)를 수직으로 교차한다.
다음으로, 도 3g에 도시된 바와 같이, 제1 및 제2패턴 스페이서(24a)(24b)와 마스크층(도 6의 M1)이 중첩된 패턴모양에 따라 반도체 기판(20)을 식각하여 리세스 홀(H2)을 형성한다. 즉, 실리콘 리세스(silicon recess) 방법을 응용하여 리세스 홀(H2)을 형성한다. 이 때 도 3f의 트렌치 절연체(25)도 약간 식각되어 높이가 낮아진 트렌치 절연체(25a)가 형성되고, 패턴 산화막(도 3f의 21)도 식각되어 식각 산화막(21a)이 형성된다.
다음으로, 도 3g를 참조하여, 마스크층(도 6의 M1)과, 제1 및 제2패턴 스페이서(24a)(24b)와, 식각 산화막(21a)을 제거하여 트렌치 절연체(25a) 사이에 두 개의 채널용 핀(C11)(C12)을 형성한다. 이러한 두 개의 채널용 핀(C11)(C12)은 리세스 홀(H2)을 사이에 두고 형성된다. 도 3g에서는 세 개의 트렌치 절연체(25a) 각각의 사이에 4개의 채널용 핀(C11 내지 C14)이 나타나 있다. 도 3g에서와 같이, 각 채널용 핀(C11 내지 C14)은 트렌치 절연체(25a)와 리세스 홀(H2) 사이에 각각 형성된다.
다음으로, 도 3h에서와 같이, 반도체 기판(20)상에 채널용 핀(C11 내지 C14)을 덮는 게이트전극 구조물(26)을 형성한다. 여기서, 도면의 복잡화를 피하기 위하여 도시하지는 않았지만, 게이트전극 구조물(26)은 반도체 기판(20)상에 형성되는 게이트 절연층(미도시)과, 그 게이트 절연층상에 형성되는 게이트전극(미도시)과, 그 게이트전극상에 형성되는 스톱퍼층(미도시)을 포함한다. 전술한 게이트전극은 구리 등의 메탈로 이루어진다. 한편, 전술한 게이트 절연층 및 스톱퍼층은 산화물로 이루어지는 것이 바람직하다.
도 7은 도 3h의 반도체 기판을 상측에서 바라본 평면도이다. 여기서 도 7의 I5-I5'은 도 3h에 해당한다.
도 8은 도 7의 I6-I6'에 대한 단면도이고, 도 9는 도 7의 I7-I7'에 대한 단면도이다.
다음으로, 도 7 및 도 9에서와 같이, 반도체 기판(20)중에서 채널용 핀(C11 내지 C14) 각각의 양단에 연결된 부분에 소정의 불순물을 주입하여 소스(source)영역 내지 드레인(drain)영역(Q1 내지 Q3)을 형성한다. 도 9에서와는 달리, 소스(source)영역 내지 드레인(drain)영역(Q1 내지 Q3) 각각은 얕은(shallow) 직사각형의 단면 모양을 가질 수도 있다.
그런 다음, 도면에는 제시되지 않았지만, 불순물이 주입된 도핑영역 및 전술한 게이트전극에 메탈콘택(metal contact) 등의 금속배선을 형성하고, 전체적으로 소자 외벽에 절연막을 형성한다. 이로써 개략적인 제조공정이 종료된다.
본 실시예에 따르면, 도 3h 및 도 9를 참조하여, 게이트전극 구조물(26)이 채널용 핀(C11 내지 C14) 각각에 대해 2중 게이트(dual gates)로서 자기정렬(self-align)되는 구조임을 알 수 있다.
도 10a 내지 도 10c는 각각 본 발명의 다른 실시예에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법을 나타낸 단면도이다.
먼저, 도 10a에서와 같이, 반도체 기판(30)상에 트렌치(H3)를 형성하기 위하여 트렌치 패턴(T)을 형성한다. 트렌치 패턴(T)은 도 3a와 마찬가지로 반도체 기판(20)상에 패턴 산화막(21), 패턴 질화막(22) 및 난반사방지막(23)이 차례로 적층되어 형성된다.
다음으로, 도 10a에서와 같이, 트렌치 패턴(T)의 패턴모양에 따라 반도체 기판(20)을 식각하여 트렌치(H3)를 형성한다. 이후, 도면에는 도시되지 않았지만, 트렌치(H3) 내부에 트렌치 절연체를 채워넣는다.
다음으로, 도 10b에서와 같이, 트렌치 패턴(도 10a의 T)을 제거한 후, 소정의 핀 패턴(미도시)을 사용하여 반도체 기판(30)을 리세스(recess)하여 리세스 홀(H4)을 형성한다. 이때도 도 3g의 트렌치 절연체(25a)에서와 유사하게 상단부가 약간 식각된 트렌치 절연체(35a)가 형성된다.
다음으로, 도 10b에서와 같이, 전술한 핀 패턴을 제거하여 채널용 핀(C21 내지 C24)을 형성한다. 본 실시예에서는 채널용 핀(C21 내지 C24)의 단면모양이 삼각모양( △ )이지만, 다양한 식각공정 및 리세스공정에 따라 채널용 핀(C21 내지 C24)의 단면모양은 직사각모양() 또는 사다리꼴모양( )이 될 수도 있다.
다음으로, 도 10c에서와 같이, 반도체 기판(30)상에 채널용 핀(C21 내지 C24)을 덮는 게이트전극 구조물(36)이 형성된다.
이후의 공정은 도 7 및 도 9에서와 유사하므로 설명을 생략한다.
이하에서는 본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자를 설명한다.
도 3h, 도 7 및 도 9에서 도시된 바와 같이, 본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자는 반도체 기판(20), 트렌치 절연체(25a), 게이트전극 구조물(26) 및 소스(source)영역 내지 드레인(drain)영역(Q1 내지 Q3)을 포함한다.
반도체 기판(20)은 복수의 트렌치(trench)(H1)와, 복수의 트렌치(H1) 사이에 형성된 복수의 채널용 핀(C11 내지 C14)을 포함한다. 트렌치 절연체(25a)는 트렌치(H1) 내부에 채워지는 산화물이다. 게이트전극 구조물(26)은 채널용 핀(C11 내지 C14) 및 반도체 기판(20)상에 형성된다. 소스(source)영역 내지 드레인(drain)영역(Q1 내지 Q3)은 채널용 핀(C11 내지 C14) 각각의 양단에 연결된다.
도 3h에서와 같이, 본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자는, 반도체 기판(20)이 복수의 트렌치 절연체(25a) 사이에 두 채널용 핀(C11)(C12)을 포함하는 듀얼 핀-페트(dual FinFET) 구조를 가진다. 이러한 두 채널용 핀(C11)(C12) 사이에는 리세스 홀(recess hole)(H2)이 마련되고, 리세스 홀(H2) 내부에는 게이트전극 구조물(26)이 채워져 있음을 알 수 있다. 여기서, 이웃하는 채널간의 누설전류를 효과적으로 억제하기 위하여, 리세스 홀(H2)의 하측 끄트머리는, 트렌치 절연체(25a)의 상측 및 하측끄트머리 사이에 위치한다.
이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법은, STI(Shallow Trench Isolation)공정 및 실리콘 리세스(silicon recess) 방법을 응용하여 트렌치(trench) 구조를 가지는 반도체 기판상에 복수의 채널용 핀이 형성된 구성을 구현함으로써, 소자를 제조하기 위한 공정이 기존공정을 응용하여 이루어지므로 제조공정이 단순해지고 공정에러가 저감되는 이점이 있다. 또한, 트렌치 구조에 의한 누설전류의 감소로 말미암아 소자의 동작 특성이 향상되는 이점이 있다.
도 1은 종래의 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자를 나타낸 평면도이다.
도 2는 도 1의 I1-I1'에 대한 단면도이다.
도 3a 내지 도 3h는 각각 본 발명의 일실시예에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법을 나타낸 단면도이다.
도 4는 도 3a의 반도체 기판을 위에서 바라본 정면도이다.
도 5는 도 3f의 반도체 기판을 위에서 바라본 평면도이다.
도 6은 도 5의 반도체 기판상에 마스크층이 형성된 것을 나타낸 평면도이다.
도 7은 도 3h의 반도체 기판을 상측에서 바라본 평면도이다.
도 8은 도 7의 I6-I6'에 대한 단면도이다.
도 9는 도 7의 I7-I7'에 대한 단면도이다.
도 10a 내지 도 10c는 각각 본 발명의 다른 실시예에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법을 나타낸 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
C11 내지 C14, C21 내지 C24: 채널용 핀
20: 반도체 기판
21: 패턴 산화막
22: 패턴 질화막
22a: 식각 질화막
23: 난반사방지막
25, 25a: 트렌치 절연체
26: 게이트전극 구조물

Claims (30)

  1. 하나 이상의 트렌치(trench)와, 상기 복수의 트렌치 사이에 형성된 하나 이상의 채널(channel)용 핀(fin)을 포함하는 반도체 기판;
    상기 트렌치 내부에 채워지는 트렌치 절연체;
    상기 채널용 핀 및 상기 반도체 기판상에 형성되는 게이트(gate)전극 구조물; 및
    상기 채널용 핀의 양단에 각각 연결된 소스(source)영역 내지 드레인(drain)영역;
    을 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 상기 복수의 트렌치 절연체 사이에 제1 및 제2채널용 핀을 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2채널용 핀 사이에는 리세스 홀(recess hole)이 마련되고,
    상기 리세스 홀 내부에는 상기 게이트전극 구조물이 채워지는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  4. 제 3 항에 있어서,
    상기 리세스 홀의 하측 끄트머리는,
    상기 트렌치 절연체의 상측 및 하측끄트머리 사이에 위치하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  5. 제 1 항에 있어서,
    상기 트렌치는 직사각모양(), 역삼각모양(∇) 및 역사다리꼴모양() 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  6. 제 1 항에 있어서,
    상기 트렌치 절연체의 높이는 상기 트렌치의 깊이보다 더 작은 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  7. 제 1 항에 있어서,
    상기 채널용 핀은 직사각모양(), 삼각모양( △ ) 및 사다리꼴모양( ) 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  8. 제 1 항에 있어서,
    상기 게이트 전극 구조물은,
    상기 반도체 기판상에 형성되는 게이트 절연층과, 상기 게이트 절연층상에 형성되는 게이트전극과, 상기 게이트전극상에 형성되는 스톱퍼층을 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  9. 제 7 항에 있어서,
    상기 게이트 절연층 및 상기 스톱퍼층은 산화물로 이루어지는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  10. 제 1 항, 제 8 항 및 제 9 항 중의 어느 한 항에 있어서,
    상기 게이트 전극 구조물은 상기 리세스 홀을 덮어씌우는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  11. 제 1 항에 있어서,
    상기 소스영역 및 드레인 영역의 하측 끄트머리 각각은,
    상기 트렌치 절연체의 상측 및 하측 끄트머리 사이에 위치하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  12. (A1) 반도체 기판을 준비하는 단계;
    (A2) 상기 반도체 기판상에 트렌치(trench)를 형성하기 위한 트렌치 패턴을 마련하는 단계;
    (A3) 상기 트렌치 패턴의 패턴모양에 따라 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계;
    (A4) 상기 트렌치 패턴을 제거하고 상기 트렌치 내부에 트렌치 절연체를 채워넣는 단계;
    (A5) 상기 반도체 기판상에 채널(channel)용 핀(fin)을 형성하기 위한 핀 패턴을 마련하는 단계;
    (A6) 상기 핀 패턴의 패턴모양에 따라 상기 반도체 기판을 리세스(recess)하여 리세스 홀(recess hole)을 형성하는 단계;
    (A7) 상기 핀 패턴을 제거하여 채널용 핀을 형성하는 단계;
    (A8) 상기 반도체 기판상에 채널용 핀을 덮는 게이트전극 구조물을 형성하는 단계; 및
    (A9) 상기 반도체 기판중에서 상기 채널용 핀의 양단에 각각 연결된 부분에 소스(source)영역 및 드레인(drain)영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 트렌치는 직사각모양(), 역삼각모양(∇) 및 역사다리꼴모양() 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 트렌치 절연체는 산화물로 이루어진 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 채널용 핀은 직사각모양(), 삼각모양( △ ) 및 사다리꼴모양( ) 중에서 선택된 어느 하나의 단면 형태를 가지는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  16. 제 12 항에 있어서,
    상기 게이트 전극 구조물은,
    상기 반도체 기판상에 형성되는 게이트 절연층과, 상기 게이트 절연층상에 형성되는 게이트전극과, 상기 게이트전극상에 형성되는 스톱퍼층을 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  17. 제 12 항 또는 제 16 항에 있어서,
    상기 게이트 전극 구조물은 상기 리세스 홀을 덮어씌우는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자.
  18. (B1) 반도체 기판을 준비하는 단계;
    (B2) 상기 반도체상에 소정의 패턴을 가진 패턴 블럭(pattern block)이 형성되는 단계;
    (B3) 상기 패턴 블럭의 각 측면에 패턴 스페이서(pattern spacer)를 형성하는 단계;
    (B4) 상기 패턴 스페이서와 상기 패턴 블럭의 패턴모양에 따라 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치(trench)를 형성하는 단계;
    (B5) 상기 트렌치 내부에 트렌치 절연체를 채워넣는 단계;
    (B6) 상기 패턴 블럭을 제거하여 상기 반도체 기판상에 상기 패턴 스페이서를 잔류시키는 단계;
    (B7) 상기 반도체 기판 및 상기 패턴 스페이서 상에 개구 패턴라인(開口 pattern line)을 가진 마스크층을 마련하는 단계;
    (B8) 상기 패턴 스페이서와 상기 마스크층의 패턴모양에 따라 상기 반도체 기판을 리세스(recess)하여, 리세스 홀(recess hole)을 형성하고, 상기 트렌치와 상기 리세스 홀 사이에 복수의 채널용 핀을 형성하는 단계;
    (B9) 상기 마스크층 및 상기 패턴 스페이서를 제거하여 상기 채널용 핀의 상면을 노출시키는 단계;
    (B10) 상기 반도체 기판상에 상기 채널용 핀을 덮는 게이트전극 구조물을 형성하는 단계; 및
    (B11) 상기 반도체 기판중에서 상기 채널용 핀의 양단에 연결된 부분에 소정의 불순물을 주입하여 소스(source)영역 및 드레인(drain)영역을 각각 형성하는 단계;
    를 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 패턴 블럭은,
    상기 반도체 기판상에 순차적으로 형성된 패턴 질화막 및 난반사방지막(Anti Reflection Coating)을 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 반도체 기판과 상기 패턴 질화막 사이에 패턴 산화막이 개재(介在)되는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 (B2)단계 다음에,
    상기 패턴 질화막의 측면을 식각하는 단계를 더 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 (B6)단계는,
    상기 난반사방지막 및 상기 패턴 질화막을 차례로 제거하여 상기 기판상에 상기 패턴 스페이서 및 상기 패턴 산화막을 잔류시키는 단계를 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 (B6)단계는,
    상기 난반사방지막과 상기 패턴 스페이서 각각의 상단부를 CMP(Chemical Mechanical Polishing)공정에 의하여 제거하는 단계 및
    상기 난반사방지막과 상기 패턴 스페이서를 인산(燐酸)으로 에칭하여 제거하는 단계를 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 (B8)단계는,
    상기 패턴 스페이서와 상기 마스크층의 패턴모양에 따라 상기 패턴 산화막을 식각하여 식각 산화막을 잔류시키는 단계를 더 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 (B9)단계는,
    상기 식각 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  26. 제 18 항에 있어서,
    상기 (B3)단계는,
    상기 패턴 블럭의 상면과 각 측면을 덮어씌우는 포위막을 형성하는 단계 및
    상기 포위막의 상면을 에치-백(etch-back)하여 상기 패턴 블럭의 상면을 노출시키고 상기 패턴 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  27. 제 18 항에 있어서,
    상기 패턴 산화막, 패턴 질화막 및 난반사방지막은 각각 직사각평판(直四角平板) 형상을 포함하는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  28. 제 18 항 또는 제 27 항에 있어서,
    상기 개구 패턴라인은 상기 패턴 스페이서를 교차하여 형성되는 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 개구 패턴라인은 상기 패턴 스페이서의 길이방향에 대해 수직인 방향으로 형성된 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
  30. 제 18 항에 있어서,
    상기 개구 패턴라인은 복수개로 이루어진 것을 특징으로 하는 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자의 제조방법.
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