CN109216359B - 存储器装置及其制造方法 - Google Patents

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Abstract

本发明提出了一种存储器装置及其制造方法，该存储器装置包括具有沟槽的半导体基板；氧化层，形成于沟槽的侧壁上；及埋入式字线，形成于沟槽中。氧化层包括：第一部分，自半导体基板的顶面向下延伸；第二部分，自沟槽的底部向上延伸；以及第三部分，形成于第一部分与第二部分之间，并且邻接于第一部分与第二部分。第三部分朝向第二部分逐渐缩窄。本发明的存储器装置及其制造方法，可降低生产所耗费的时间与成本，并在降低工艺复杂度及生产成本的前提下，有效地改善存储器装置的可靠度及良品率。

Description

存储器装置及其制造方法
技术领域
本发明有关于一种存储器装置，且特别有关于一种具有埋入式字线的存储器装置及其制造方法。
背景技术
随着可携式电子产品日渐普及，对于存储器装置的需求也与日俱增。所有可携式电子产品(例如，数字相机、笔记本电脑、移动电话等)皆需要可靠轻巧的存储器装置，以利于数据的储存及传输。动态随机存取存储器(dynamic random access memory,DRAM)具有体积小、存储容量大、读写速度快及产品寿命长等优点，因而广泛地使用在各式各样的电子产品中。
随着电子产品日渐小型化的趋势，对于存储器装置亦有逐渐小型化的需求。随着存储器装置中的半导体元件的集成度愈高，字线与位线的距离愈短，导致在字线与位线容易发生寄生电容，从而对存储器装置的操作可靠性产生不良的影响。为了解决这问题，采用埋入式字线的存储器装置因而被提出。然而，在采用埋入式字线的存储器装置中，栅极(埋入式字线)引致漏极漏电流可能增加，导致存储器装置的操作容易发生错误。为了降低栅极引致漏极漏电流，已知的存储器装置将用以形成埋入式字线的导电材料刻蚀得更深，然而却导致埋入式字线的阻抗上升，从而使存储器装置的操作速度下降。
因此，对于具有高可靠度及高效能的存储器装置以及更简便且低成本的制造方法仍有所需求。
发明内容
本发明的一实施例揭示一种存储器装置，包括：半导体基板包括沟槽；氧化层，形成于沟槽的侧壁上，其中氧化层包括：第一部分，自半导体基板的顶面向下延伸；第二部分，自沟槽的底部向上延伸；以及第三部分，形成于第一部分与第二部分之间，并且邻接于第一部分与第二部分，其中第三部分朝向第二部分逐渐缩窄；以及埋入式字线，形成在沟槽中。
本发明的另一实施例揭示一种存储器装置的制造方法，包括：进行第一刻蚀工艺，以在半导体基板中形成沟槽，其中沟槽具有第一深度；进行第一氧化工艺，以形成第一氧化层于沟槽的侧壁上；进行第二刻蚀工艺，以使沟槽的第一深度增加为第二深度；进行第二氧化工艺，以形成第二氧化层于沟槽的侧壁上，其中第一氧化层与第二氧化层形成栅极介电层，且其中栅极介电层包括：第一部分，自半导体基板的顶面向下延伸；第二部分，自沟槽的底部向上延伸；以及第三部分，形成于第一部分与第二部分之间，并且邻接于第一部分与第二部分，其中第三部分朝向第二部分逐渐缩窄；以及填充导电材料于沟槽中，以形成栅极电极。
本发明的有益效果在于，通过本发明的存储器装置或制造方法，通过氧化层的厚度较厚的第一部分、厚度较薄的第二部分以及向下逐渐缩窄的第三部分，可降低栅极引致漏极漏电流，改善存储器装置的可靠度，降低存储器装置的启动电压及能耗，改善存储器装置的可靠度或良品率，将栅极引致漏极漏电流与栅极电极的电阻值分别调整至所需的合适范围。并且不需要复杂的工艺步骤，即可形成具有不同厚度的氧化层。如此一来，可降低生产所耗费的时间与成本，并在降低工艺复杂度及生产成本的前提下，有效地改善存储器装置的可靠度及良品率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一些实施例的存储器装置的上视透视示意图。
图2A至图2H为本发明一些实施例的存储器装置的工艺剖面示意图。
图3为图2F中区域R的放大剖面示意图。
图4A至图4C为本发明一些实施例的沟槽的剖面示意图。
附图标号：
100～存储器装置
102～半导体基板
104～浅沟隔离结构
106～绝缘层
112～缓冲层
113～导电材料
114～埋入式字线
115、215～沟槽
315、415～沟槽
115a、215a～上部分
315a、415a～上部分
115b、215b～下部分
315b、415b～下部分
120～氧化层
120’～第一氧化层
120”～第二氧化层
120a～第一部分
120b～第二部分
120c～第三部分
130～介电材料层
132～源极/漏极接触结构
134～位线
140～源极/漏极
D、D’～深度
D1、D2、D3～深度
H～高度
T1、T2～厚度
ΔT～厚度差值
W1、W2、W3～距离
W4、W5～距离
θ～夹角
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。
为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。然而，任何所属技术领域中相关技术人员将会了解本发明中各种特征结构仅用于说明，并未依照比例描绘。事实上，为了使说明更加清晰，可任意增减各种特征结构的相对尺寸比例。再者，本揭露的不同范例中可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
本发明的一些实施例提供一种存储器装置及其制造方法，图1为本发明一些实施例的存储器装置100的上视透视示意图。
请参照图1，在存储器装置100中，有两条平行排列的埋入式字线114，以及多个接触结构132及多个位线134以阵列方式排列。每一条埋入式字线114的相对两侧，分别相邻于一列的接触结构132及一列的位线134，如图1所示。再者，在剖面图(例如，图2H)中，由于位线134被介电材料层130所覆盖，亦即，在上视图中无法直接看到位线134。因此，在图1中，位线134以虚线绘示。此外，此处为简化图式，仅绘示出两条埋入式字线114、两列的接触结构132与一列的位线134。应可理解的是，可视需要分别调整埋入式字线114、接触结构132及位线134的数量。
图2A至图2H为本发明一些实施例的存储器装置100的工艺剖面示意图。图2A至图2H是沿着图1中的剖线A-A’所绘制。
请参照图2A，存储器装置100包括形成于半导体基板102中的两个浅沟隔离结构104，以及形成于半导体基板102上的绝缘层106。
半导体基板102的材料可包括硅、砷化镓、氮化镓、硅化锗、绝缘层上覆硅(siliconon insulator,SOI)、其他合适的材料或上述材料的组合。在本实施例中，半导体基板102的材料为硅。浅沟隔离结构104的材料可包括氧化物，例如氧化硅。绝缘层106的材料可包括氧化物、氮化物、氮氧化物或上述材料的组合。
仍请参照图2A，进行第一刻蚀工艺以刻蚀一部份的绝缘层106与半导体基板102，以形成沟槽115。沟槽115可包括上部分115a及下部分115b。上部分115a具有一对平行的侧壁，且下部分115b具有半圆形的剖面轮廓。再者，上部分115a的底部与半导体基板102的顶面的距离为第一深度D1，且下部分115b的底部与半导体基板102的顶面的距离为第二深度D2。
第一刻蚀工艺可包括干式刻蚀、湿式刻蚀或上述的组合。在一些实施例中，第一刻蚀工艺为两步骤刻蚀工艺。在第一步骤中进行非等向性(anisotropic)的干式刻蚀，以形成具有平行侧壁的沟槽115的上部分115a。当上部150a达到预定的第一深度D1之后，在第二步骤中进行等向性(isotropic)的干式刻蚀或湿式刻蚀，以形成具有半圆形剖面轮廓的下部分115b。本实施例中，通过第一步骤的非等向性刻蚀，可使沟槽115的上部分115a具有一对平行侧壁(亦即，均一的口径)，有助于控制存储器装置的临界尺寸。再者，通过第二步骤的等向性刻蚀，可使下部分115b具有半圆形的剖面轮廓，有助于改善存储器装置的效能与可靠度的平衡。
在一些实施例中，第一刻蚀工艺的第一步骤为干式刻蚀，且第一刻蚀工艺的第二步骤为湿式刻蚀。在另一些实施例中，第一刻蚀工艺的第一步骤及第二步骤可使用相同的干式刻蚀，但使用不同的刻蚀气体。
在一些实施例中，第一刻蚀工艺的第一步骤及第二步骤可使用相同的干式刻蚀及刻蚀气体。由于第一刻蚀工艺及第二刻蚀工艺中选用相同的刻蚀工艺与刻蚀气体，可在不更换工艺设备及刻蚀气体的条件下，仅需调整其他刻蚀工艺参数即可控制刻蚀的等向性程度。举例而言，可调整的刻蚀工艺参数包括但不限于以下所列：刻蚀气体流量、刻蚀气体压力、刻蚀温度及/或刻蚀功率。在一些实施例中，可通过降低刻蚀气体的流量而提升刻蚀的等向性程度。
本发明的一些实施例通过选择相同的刻蚀工艺与刻蚀气体进行第一刻蚀工艺的第一步骤及第二步骤，可简化工艺复杂度、进而提升产率并且降低成本。再者，由于可有效控制刻蚀的等向性程度，因此能够视需要精准地控制沟槽115的结构，包括上部分115a的口径及/或深度以及下部分115b的剖面轮廓的形状。
请参照图2B，进行第一氧化工艺，以形成第一氧化层120’于沟槽115的侧壁上。第一氧化层120’顺应性的形成于沟槽115的侧壁及底部。因此，第一氧化层120’的剖面轮廓对应且相同于沟槽115的剖面轮廓。
在一些实施例中，第一氧化工艺可包括热氧化工艺，用以氧化半导体基板102。在一些实施例中，第一氧化工艺可为干式热氧化工艺，在另一些实施例中，第一氧化工艺可为湿式热氧化工艺，例如，临场蒸气产生工艺(in-situ steam generation,ISSG)。在本实施例中，半导体基板102的材料为硅，且第一氧化层120’为氧化硅。
请参照图2C，进行第二刻蚀工艺，以增加沟槽115的深度。即，使沟槽115在半导体基板102中的深度由第二深度D2(如图2A所示)增加为第三深度D3(如图2C所示)。
第二刻蚀工艺可包括干式刻蚀、湿式刻蚀或上述的组合。在一些实施例中，第二刻蚀工艺为单步骤刻蚀工艺。在一些实施例中，第二刻蚀工艺为非等向性的干式刻蚀。如此一来，可增加沟槽115的深度，而不会移除沟槽115侧壁的第一氧化层120’。位于沟槽115侧壁的第一氧化层120’可有助于改善栅极引致漏极漏电流(gate-induced drain leakagecurrent,GIDL)所导致的问题，此部分将于下文中详细讨论。
请参照图2D，进行第二氧化工艺，以形成第二氧化层120”于沟槽115的侧壁上。第一氧化层120’与第二氧化层120”为相同材料。与第一氧化层120’相似，第二氧化层120”顺应性的形成于沟槽115的侧壁及底部。因此，第二氧化层120”的剖面轮廓对应且相同于沟槽115的剖面轮廓。第二氧化工艺可与第一氧化工艺相同或相似，在此不再详述。
在本实施例中，在沟槽115的侧壁上形成一层具有不同厚度的氧化层120，且氧化层120作为栅极介电层使用。氧化层120包括第一氧化层120’与第二氧化层120”。具有不同厚度的栅极介电层将可有助于改善存储器装置的效能与可靠度的平衡，此部分将于下文中详细讨论。
请参照图2E，可视需要而形成缓冲层112于沟槽115的侧壁上。接着，填充导电材料113于沟槽115中，以形成埋入式字线114(如图2F所示)。埋入式字线114作为栅极电极使用。缓冲层112形成于埋入式字线114与氧化层120之间。埋入式字线114可包括任何合适的导电材料，例如，铜(Cu)、钨(W)、铝(Al)、上述的合金或上述的组合。又，可利用合适的沉积工艺形成埋入式字线114，例如，化学气相沉积(CVD)、物理气相沉积(PVD)或其他合制的沉积工艺。
在一些实施例中，当埋入式字线114(例如，钨)与氧化层120的黏着性不佳时，可能会导致脱层，进而造成存储器装置的操作错误，降低存储器装置的可靠度。在这样的实施例中，缓冲层112可改善埋入式字线114与氧化层120的黏着性，进而改善存储器装置的可靠度。
在另一些实施例中，埋入式字线114(例如，铜)中的金属原子或金属离子可能会扩散至氧化层120中，因而造成存储器装置的操作错误。在这样的实施例中，缓冲层112可减少或避免埋入式字线114的金属原子或金属离子的扩散，进而改善存储器装置的可靠度。
可依据埋入式字线114的材料而选择适合适的材料作为缓冲层112。缓冲层112可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或上述的组合。又，可利用合适的沉积工艺形成埋入式字线114，例如，化学气相沉积、物理气相沉积或其他合制的沉积工艺。
请参照图2F，移除沟槽115中的导电材料113的一部分，使埋入式字线114的顶面低于半导体基板102的顶面。移除导电材料113的工艺可包括干式刻蚀、湿式刻蚀或上述的组合。通过控制埋入式字线114的顶面的位置，可有助于改善存储器装置的效能与可靠度的平衡，此部分将于下文中详细讨论。
请参照图2G，形成介电材料于绝缘层106上并填入沟槽115中，以形成介电材料层130。介电材料层130可包括氮化物、氧化物、高介电常数(high-k)介电材料或其他合适的介电材料。
请参照图2H，对介电材料层130进行图案化工艺，以形成暴露出半导体基板102的顶面的开口。在暴露出半导体基板102之后，实施注入工艺，以在半导体基板102中形成源极/漏极140。在形成源极/漏极140之后，可在源极/漏极140上方形成源极/漏极接触结构132及位线134。
可在埋入式字线114的一侧形成源极，并在另一侧形成漏极。举例而言，在图2H中，若位于左方的埋入式字线114左侧的注入区域是源极，则位于两相邻埋入式字线114中间的注入区域就是漏极，且位于右方的埋入式字线114右侧的注入区域也是源极。在另一些实施例中，上述源极/漏极140的相对位置也可相反。因此，在本揭露中，将位于埋入式字线114两侧的注入区域统称为源极/漏极140。
更具体而言，形成源极/漏极140的步骤可如下所述。请参照图2H，首先，对介电材料层130与绝缘层106进行图案化工艺，以在两相邻的埋入式字线114之间形成暴露出半导体基板102的第一开口。接着，实施第一注入工艺，以形成源极/漏极140于第一开口下方的半导体基板102中。然后，填入导电材料于第一开口中，以形成位线134。位线134的顶面不高于绝缘层106的顶面，如图2H所示。接着，形成相同于介电材料层130的介电材料(例如氮化物)于位线134之上并填入第一开口中。
仍请参照图2H，在形成位线134之后，再次对介电材料层130进行图案化工艺，以在上述两相邻的埋入式字线114的外侧(亦即，左方的埋入式字线114的左侧以及右方的埋入式字线114的右侧)各自形成第二开口。接着，实施第二注入工艺，以形成源极/漏极140于第二开口下方的半导体基板102中。然后，填入导电材料于第一开口中，以形成对应源极/漏极140的源极/漏极接触结构132。源极/漏极接触结构132的顶面可与介电材料层130的顶面等高，如图2H所示。
在一些实施例中，存储器装置100为动态随机存取存储器。在这样的实施例中，当存储器装置100储存数据(即“ON”的状态)时，施加操作电压使电子空穴对分离，且分离的空穴会集中到栅极电极(即埋入式字线114)。储存完成后，为了要避免空穴回到原位而与电子结合(即“OFF”的状态)，会对栅极电极施加微小的负偏压。如此一来，空穴受到吸引而维持在栅极电极的周围，存储器装置100即可维持“ON”的状态。然而，此一微小的负偏压与累积的空穴会形成电场。所形成的电场会促使位于栅极电极与漏极之间的半导体基板102的电子空穴对分离，并驱动分离的电子往漏极移动。这样的电子移动所产生的电流，即为栅极引致漏极漏电流。栅极引致漏极漏电流会造成存储器装置100的操作错误，因而降低存储器装置100的可靠度。
为了降低栅极引致漏极漏电流，可增加位于栅极电极与漏极之间的栅极介电层的厚度。然而，若是栅极介电层的厚度太大，则存储器装置100的操作电流太小。如此一来，必须施加更高的电压才能启动(turn on)存储器装置100。因此，存储器装置100的能耗增加，且效能降低。甚至也有可能无法启动存储器装置100，因而降低存储器装置100的可靠度或良品率。
再者，对图2H的存储器装置100而言，若增加埋入式字线114的顶面的深度，则埋入式字线114与漏极140之间的距离增加。因此，也可降低栅极引致漏极漏电流。然而，当埋入式字线114的顶面的深度太大，将导致栅极电极的剖面轮廓的面积大幅减小，因而大幅增加栅极电极的电阻值。如此一来，存储器装置100的能耗增加，且效能降低。
本发明所提供的存储器装置100及其制造方法，能够有效改善存储器装置的效能与可靠度的平衡。
图3为图2F中区域R的放大剖面示意图。参照图3，氧化层120(即，栅极介电层)包括第一部分120a、第二部分120b及第三部分120c。第一部分120a沿着沟槽115的侧壁自半导体基板102的顶面向下延伸。第二部分120b沿着沟槽115的侧壁自沟槽的底部向上延伸。第三部分120c在第一部分120a与二部分120b之间沿着沟槽115的侧壁延伸。第三部分120c具有自第一部分120a朝向第二部分120b逐渐缩窄的剖面轮廓。氧化层120的第一部分120a、第二部分120b及第三部分120c分别具有不同的厚度。第一部分120a为第一氧化层120’的上部分与第二氧化层120”的结合。因此，第一部分120a具有均一的第一厚度T1。第二部分120b仅包括第二氧化层120”。因此，第二部分120b具有均一的第二厚度T2。
如图3所示，第三部分120c形成于第一部分120a与第二部分120b之间，并且邻接于第一部分120a与第二部分120b。第三部分120c为第一氧化层120’的下部分与第二氧化层120”的结合。因此，第三部分120c的厚度自顶部的第一厚度T1逐渐降低为至底部的第二厚度T2。换言之，由于沟槽115的下部分115b具有半圆形的剖面轮廓，因而使第三部分120c具有朝向下方逐渐缩窄的剖面轮廓。
请同时参照图2H及图3，氧化层120的第一部分120a是位于栅极电极114与漏极140之间。因此，增加第一部分120a的第一厚度T1，可大幅降低栅极引致漏极漏电流。若T1太小，则不利于降低栅极引致漏极漏电流。反之，若T1太大，则将占据太多接触结构的可用面积，不利于装置的小型化。在一些实施例中，第一厚度T1为0.5nm～10nm。
再者，通过使第二部分120b的第二厚度T2小于第一部分120a的第一厚度T1，可增加存储器装置100的操作电流。因此，能够降低存储器装置100的操作电压并且提升可靠度。若T2太小，则氧化层120无法作为栅极介电层。反之，若T2太大，则无法降低存储器装置100的操作电压。在一些实施例中，第二厚度T2为0.2nm～6nm。
应可理解的是，可将第一厚度T1对第二厚度T2的比例T1/T2调整在合适的范围，以降低栅极引致漏极漏电流并且提升可靠度。若T1/T2太小，则不利于降低栅极引致漏极漏电流。反之，若T1/T2太大，则接触结构的接触面积会减少，造成电阻值上升，不利于存储器装置的操作。在一些实施例中，T1/T2为1.5-15。
仍请参照图3，氧化层120的第一部分120a的内侧侧壁之间的第一距离W1、第二部分120b的内侧侧壁之间的第三距离W3以及第三部分120c的内侧侧壁之间的第二距离W2为彼此相等。再者，第一部分120a的外侧侧壁之间的第四距离W4大于第二部分120b的外侧侧壁之间的第五距离W5。
在这样的实施例中，即使为了降低栅极引致漏极漏电流而增加第一部分120a的第一厚度T1，仍可使栅极电极(或埋入式字线114)的剖面轮廓具有自顶部至底部实质上均一的宽度。由于埋入式字线114顶部的宽度并未缩减，因此栅极电极的电阻值也不会明显增加。换言之，在本实施例中，能够在不增加栅极电极的电阻值的前提下，有效地降低栅极引致漏极漏电流。
在图3所绘示的结构中，氧化层120的第三部分120c与埋入式字线114的相对位置也是影响存储器装置100的效能及可靠度的重要参数。
请同时参照图3及图2C，第三部分120c的顶部与半导体基板102的顶面的距离为深度D，深度D实质上相同于沟槽115的上部分115a的第一深度D1。再者，请参照图3，第三部分120c的高度为H。换言之，第三部分120c的底部与半导体基板102的顶面的距离(或深度)为(D+H)。请同时参照图3及图2C，深度(D+H)不大于沟槽115的第二深度D2。因此，可通过调整沟槽115的第一深度D1及第二深度D2，控制第三部分120c的顶部与底部的深度。
在本实施例中，埋入式字线114的顶面与半导体基板102的顶面的距离(或深度)为D’，如图3所示。若增加埋入式字线114的顶面的深度D’，则可降低栅极引致漏极漏电流。然而，若增加深度D’，则将导致栅极电极的电阻值增加。如此一来，存储器装置100的能耗增加，且效能降低。
在一些实施例中，埋入式字线114的顶面与半导体基板102的顶面的距离(或深度)D’为介于D至(D+H)之间。换言之，埋入式字线114的顶面不高于第三部分120c与第一部分120a的交界面，且埋入式字线114的顶面不低于第三部分120c与第二部分120b的交界面。
若埋入式字线114的顶面的深度D’小于第三部分120c的顶部深度D，则栅极电极与漏极140之间的距离太短。因此，无法有效地降低栅极引致漏极漏电流。另一方面，若埋入式字线114的顶面的深度D’大于第三部分120c的底部深度(D+H)，则将导致栅极电极的剖面轮廓的面积大幅减小，因而大幅增加栅极电极的电阻值。
请参照图3，第三部分120c具有自第一部分120a朝向第二部分120b逐渐缩窄的剖面轮廓。当埋入式字线114的顶面的深度D’介于D至(D+H)之间时，随着深度D’增加，栅极引致漏极漏电流降低且栅极电极的电阻值增加。因此，可通过控制埋入式字线114的顶面的深度D’，将栅极引致漏极漏电流与栅极电极的电阻值分别调整至所需的合适范围。如此一来，可改善存储器装置的效能与可靠度的平衡。
在本实施例中，埋入式字线114的顶面与半导体基板102的顶面的距离(或深度)D’相等于第三部分120c的顶部的深度D，如图3所示。因此，在本实施例的存储器装置100中，可得到效能与可靠度的良好平衡。
此外，在图3所绘示的结构中，氧化层120的第三部分120的剖面轮廓也是影响存储器装置100的效能及可靠度的重要参数。
请参照图3，第三部分120c的顶部具有第一厚度T1，且第三部分120c的底部具有第二厚度T2，且第一厚度T1与第二厚度T2的差值(亦即，T1-T2)为ΔT。再者，第三部分120c的高度为H。因此，对第三部分120c而言，高度H对差值ΔT的比例H/ΔT。
H/ΔT的数值可用以描述第三部分120的剖面轮廓。若H/ΔT的数值太小，则表示第三部分120c急遽地缩窄。因此，即使增加埋入式字线114的顶部表面的深度D’，栅极引致漏极漏电流仍无法有效降低。再者，若H/ΔT的数值太小，则表示栅极电极114的顶面的深度D’的可调整范围较小，亦即，操作视窗(process window)较小。如此一来，会难以将栅极引致漏极漏电流与栅极电极的电阻值分别调整至所需的范围。
反之，若H/ΔT的数值太大，则表示第三部分120c是和缓地缩窄或是第三部分120c的厚度几乎为第二厚度T2。如此，可能导致必须施加更高的电压才能启动存储器装置100或是无法有效降低栅极引致漏极漏电流。
在一些实施例中，第一厚度T1与第二厚度T2的差值ΔT为0.5nm～10nm。在一些实施例中，高度H对差值ΔT的比例H/ΔT为0.5-50。
仍请参照图3，第三部分120c的内侧侧壁与外侧侧壁之间包括一夹角θ，且夹角θ也可用以描述第三部分120的剖面轮廓。若夹角θ太小，则表示第三部分120c和缓地缩窄。反之，若夹角θ太大，则表示第三部分120c急遽地缩窄。因此，为了得到效能与可靠度的平衡，可将夹角θ控制在特定的范围内。在一些实施例中，夹角θ为大于0度且小于180度。在一些实施例中，夹角θ为30度～85度。在另一些实施例中，夹角θ为45度～85度。
参照图2H与图3，本发明的一些实施例提供一种存储器装置100。存储器装置100包括半导体基板102、浅沟隔离结构104、沟槽115、氧化层120、缓冲层112、埋入式字线114、源极/漏极140、源极/漏极接触结构132及位线134。
氧化层120形成于该沟槽的侧壁上，且包括第一部分120a、第二部分120b及第三部分120c。第一部分120a自半导体基板102的顶面向下延伸。第二部分120b自沟槽115的底部向上延伸。第三部分120c形成于第一部分120a与第二部分120b之间，并且邻接于第一部分120a与第二部分120b。第三部分120c具有朝向第二部分120b逐渐缩窄的剖面轮廓。
埋入式字线114的顶面不高于第三部分120c与第一部分120a的交界面，且不低于第三部分120c与第二部分120b的交界面。缓冲层112形成于沟槽115的侧壁上，且夹设于埋入式字线114与氧化层120之间。
源极/漏极140形成于沟槽115的两侧。源极/漏极接触结构132与位线134形成于源极/漏极140上方，且与源极/漏极140电连接。
如上文所述，在一些实施例中，在沟槽115的侧壁上形成朝向下方逐渐缩窄的氧化层120的第三部分120c，并且控制埋入式字线114的顶面的深度介于第三部分120c的顶部与底部之间。如此所得到的存储器装置100，可取得效能与可靠度的良好平衡。
图4A至图4C为本发明一些实施例的沟槽的剖面示意图。
请参照图4A，在一些实施例中，通过第一刻蚀工艺以形成沟槽215。沟槽215可包括上部分215a及下部分215b。上部分215a具有一对平行的侧壁，且下部分215b具有倒三角形的剖面轮廓，如图4A所示。再者，上部分215a的底部与半导体基板102的顶面的距离为第一深度D1，且下部分215b的底部与半导体基板102的顶面的距离为第二深度D2，如图4A所示。
请参照图4B，在另一些实施例中，通过第一刻蚀工艺以形成沟槽315。沟槽315可包括上部分315a及下部分315b。图4B与图4A相似，差别在于沟槽315的下部分315b具有倒梯形的剖面轮廓。
请参照图4C，在另一些实施例中，通过第一刻蚀工艺以形成沟槽415。沟槽415可包括上部分415a及下部分415b。图4C与图4A相似，差别在于沟槽415的下部分415b具有五边形的剖面轮廓。
如上所述，沟槽115的下部分115b可具有半圆形的剖面轮廓，如图2A所示。因此，氧化层的第三部分120c具有朝向下方逐渐缩窄的剖面轮廓，如图3所示。相似于图2A的沟槽115，图4A、图4B及图4C的沟槽215、315及415皆可使后续形成的氧化层具有朝向下方逐渐缩窄的剖面轮廓。
此外，图4A、图4B及图4C的沟槽的第一深度D1与第二深度D2，可分别相同或相似于图2A的沟槽的第一深度D1与第二深度D2。如上所述，可通过调整沟槽的第一深度D1及第二深度D2，控制氧化层的第三部分的顶部与底部的深度。
可理解的是，图2A及图4A至图4C所绘示的沟槽的剖面轮廓仅用于说明，并非用以限定本发明。举例而言，在一些实施例中，沟槽的下部分的剖面轮廓可为半圆形、倒三角形、倒梯形、不规则多边形或上述的组合。再者，在另一些实施例中，沟槽的下部分的剖面轮廓可为直线状(如图4A至图4C所示)、曲线状(如图2A所示)、锯齿状或上述的组合。在这样的实施例中，后续形成的氧化层的剖面轮廓会对应于沟槽的剖面轮廓。因此，氧化层的外侧侧壁的剖面轮廓可为直线状、曲线状、锯齿状或上述的组合。
此外，通过调整第一刻蚀工艺的参数，即可控制刻蚀的等向性程度，进而得到所期望的沟槽的剖面轮廓。
综上所述，本发明的一些实施例提供一种兼具效能与可靠度的存储器装置。再者，本发明的一些实施例提供一种低成本及高效率的制造方法，可用以形成兼具效能与可靠度的存储器装置。
具体而言，本发明实施例所提供的存储器装置及其制造方法的优点至少包括：
氧化层包括厚度较厚的第一部分，可降低栅极引致漏极漏电流，改善存储器装置的可靠度。
氧化层包括厚度较薄的第二部分，可降低存储器装置的启动电压及能耗，改善存储器装置的可靠度或良品率。
氧化层包括向下逐渐缩窄的第三部分，且栅极电极的顶面的深度介于第三部分的顶部与底部之间。如此一来，可将栅极引致漏极漏电流与栅极电极的电阻值分别调整至所需的合适范围。
依序进行第一刻蚀工艺、第一氧化工艺、第二刻蚀工艺与第二氧化工艺，以形成氧化层。因此，不需要复杂的工艺步骤，即可形成具有不同厚度的氧化层。如此一来，可降低生产所耗费的时间与成本。
通过调整刻蚀工艺参数，即可控制刻蚀的等向性程度。因此，能够视需要精准地控制沟槽的口径、深度及剖面轮廓。
本发明实施例所提供的存储器装置的制造方法可轻易地整合至既有的存储器装置工艺中，而不需额外更换或修改生产设备。可在降低工艺复杂度及生产成本的前提下，有效地改善存储器装置的可靠度及良品率。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (15)

1.一种存储器装置，其特征在于，包括：
一半导体基板，包括一沟槽；
一氧化层，形成于该沟槽的表面上，其中该氧化层包括：
一第一部分，自该半导体基板的一顶面向下延伸，且该第一部分具有一第一厚度T1；
一第二部分，自该沟槽的一底部向上延伸，且该第二部分具有小于该第一厚度T1的一第二厚度T2；以及
一第三部分，形成于该第一部分与该第二部分之间，并且邻接于该第一部分与该第二部分，其中该第三部分朝向该第二部分逐渐缩窄；以及
一埋入式字线，形成于已形成有该氧化层的该沟槽中，使得该氧化层的该第一部分位于该埋入式字线与该沟槽的表面之间。
2.如权利要求1所述的存储器装置，其特征在于，该第一厚度T1对该第二厚度T2的比例T1/T2为1.5～15。
3.如权利要求1所述的存储器装置，其特征在于，该第一厚度T1为0.5nm～10nm。
4.如权利要求1所述的存储器装置，其特征在于，该第三部分包括一内侧侧壁及一外侧侧壁，且该内侧侧壁及与该外侧侧壁具有一夹角为45度～85度。
5.如权利要求1所述的存储器装置，其特征在于，该第三部分的一顶部具有一第一厚度T1，且该第三部分的一底部具有一第二厚度T2，且该第一厚度T1与该第二厚度T2具有一差值ΔT为0.5nm～10nm。
6.如权利要求5所述的存储器装置，其特征在于，该第三部分具有一高度H，且该高度H对该差值ΔT的比例H/ΔT为0.5～50。
7.如权利要求1所述的存储器装置，其特征在于，该第一部分包括一对第一内侧侧壁，该第二部分包括一对第二内侧侧壁，且其中该对第一内侧侧壁之间的一第一距离W1相等于该对第二内侧侧壁之间的一第三距离W3。
8.如权利要求7所述的存储器装置，其特征在于，该第三部分包括一对第三内侧侧壁，且该对第三内侧侧壁之间的一第二距离W2相等于该第一距离W1。
9.如权利要求1所述的存储器装置，其特征在于，该第一部分包括一对第一外侧侧壁，该第二部分包括一对第二外侧侧壁，且其中该对第一外侧侧壁之间的一第四距离W4大于该对第二外侧侧壁之间的一第五距离W5。
10.一种存储器装置，其特征在于，包括：
一半导体基板，包括一沟槽；
一氧化层，形成于该沟槽的表面上，其中该氧化层包括：
一第一部分，自该半导体基板的一顶面向下延伸，且该第一部分具有一第一厚度T1；
一第二部分，自该沟槽的一底部向上延伸，且该第二部分具有小于该第一厚度T1的一第二厚度T2；以及
一第三部分，形成于该第一部分与该第二部分之间，并且邻接于该第一部分与该第二部分，其中该第三部分朝向该第二部分逐渐缩窄；以及
一埋入式字线，形成于已形成有该氧化层的该沟槽中，该第三部分的一顶部与该半导体基板的该顶面的距离为一第一深度，且该第三部分的一底部与该半导体基板的该顶面的距离为一第二深度，且该第二深度大于该第一深度，该埋入式字线具有一顶面，且该顶面与该半导体基板的该顶面的距离为一第三深度，且该第三深度介于该第一深度与该第二深度之间，
其中该埋入式字线在大于该第二深度时的宽度的最大值等于该埋入式字线位于该第三深度的宽度。
11.一种存储器装置的制造方法，其特征在于，包括：
进行一第一刻蚀工艺，以在一半导体基板中形成一沟槽，其中该沟槽具有一第一深度；
进行一第一氧化工艺，以形成一第一氧化层于该沟槽的侧壁上；
进行一第二刻蚀工艺，以使该沟槽的第一深度增加为一第二深度；
进行一第二氧化工艺，以形成一第二氧化层于该沟槽的侧壁上，其中该第一氧化层与该第二氧化层形成一栅极介电层，且其中该栅极介电层包括：
一第一部分，自该半导体基板的一顶面向下延伸，且该第一部分具有一第一厚度T1；
一第二部分，自该沟槽的一底部向上延伸，且该第二部分具有小于该第一厚度T1的一第二厚度T2；以及
一第三部分，形成于该第一部分与该第二部分之间，并且邻接于该第一部分与该第二部分，其中该第三部分朝向该第二部分逐渐缩窄；以及
填充一导电材料于该沟槽中，以形成一栅极电极。
12.如权利要求11所述的存储器装置的制造方法，其特征在于，在进行该第一氧化工艺之前，该沟槽具有一上部分及一下部分，其中该下部分具有一剖面轮廓为半圆形、倒三角形、倒梯形、不规则多边形或其组合。
13.如权利要求11所述的存储器装置的制造方法，其特征在于，该第一刻蚀工艺包括干式刻蚀、湿式刻蚀或其组合。
14.如权利要求11所述的存储器装置的制造方法，其特征在于，该第一氧化工艺包括热氧化工艺。
15.如权利要求11所述的存储器装置的制造方法，其特征在于，该栅极电极的一顶面不高于该第三部分与该第一部分的交界面，且该栅极电极的该顶面不低于该第三部分与该第二部分的交界面。
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