TWI633648B - 記憶體裝置及其製造方法 - Google Patents

Abstract

一種記憶體裝置及其製造方法被提供。記憶體裝置包括具有溝槽的半導體基板；氧化層，形成於溝槽的側壁上；及埋入式字元線，形成於溝槽中。氧化層包括：第一部分，自半導體基板的頂面向下延伸；第二部分，自溝槽的底部向上延伸；以及第三部分，形成於第一部分與第二部分之間，並且鄰接於第一部分與第二部分。第三部分朝向第二部分逐漸縮窄。

Description

記憶體裝置及其製造方法

本發明係有關於一種記憶體裝置，且特別係有關於一種具有埋入式字元線的記憶體裝置及其製造方法。

隨著可攜式電子產品日漸普及，對於記憶體裝置之需求也與日俱增。所有可攜式電子產品(例如，數位相機、筆記型電腦、行動電話等)皆需要可輕巧靠的記憶體裝置，以利於資料的儲存及傳輸。動態隨機存取記憶體(dynamic random access memory,DRAM)具有體積小、記憶容量大、讀寫速度快及產品壽命長等優點，因而廣泛地使用在各式各樣的電子產品中。

隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。隨著記憶體裝置中的半導體元件的集成度愈高，字元線與位元線的距離愈短，導致在字元線與位元線容易發生寄生電容，從而對記憶體裝置的操作可靠性產生不良的影響。為了解決這問題，採用埋入式字元線的記憶體裝置因而被提出。然而，在採用埋入式字元線的記憶體裝置中，閘極(埋入式字元線)引致汲極漏電流可能增加，導致記憶體裝置的操作容易發生錯誤。為了降低閘極引致汲極漏電流，習知 的記憶體裝置將用以形成埋入式字元線的導電材料蝕刻得更深，然而卻導致埋入式字元線的阻抗上升，從而使記憶體裝置的操作速度下降。

因此，對於具有高可靠度及高效能的記憶體裝置以及更簡便且低成本的製造方法仍有所需求。

本發明之一實施例係揭示一種記憶體裝置，包括：半導體基板包括溝槽；氧化層，形成於溝槽的側壁上，其中氧化層包括：第一部分，自半導體基板的頂面向下延伸；第二部分，自溝槽的底部向上延伸；以及第三部分，形成於第一部分與第二部分之間，並且鄰接於第一部分與第二部分，其中第三部分朝向第二部分逐漸縮窄；以及埋入式字元線，形成在溝槽中。

本發明之另一實施例係揭示一種記憶體裝置的製造方法，包括：進行第一蝕刻製程，以在半導體基板中形成溝槽，其中溝槽具有第一深度；進行第一氧化製程，以形成第一氧化層於溝槽的側壁上；進行第二蝕刻製程，以使溝槽的第一深度增加為第二深度；進行第二氧化製程，以形成第二氧化層於溝槽的側壁上，其中第一氧化層與第二氧化層形成閘極介電層，且其中閘極介電層包括：第一部分，自半導體基板的頂面向下延伸；第二部分，自溝槽的底部向上延伸；以及第三部分，形成於第一部分與第二部分之間，並且鄰接於第一部分與第二部分，其中第三部分朝向第二部分逐漸縮窄；以及填充導電材料於溝槽中，以形成閘極電極。

100‧‧‧記憶體裝置

102‧‧‧半導體基板

104‧‧‧淺溝隔離結構

106‧‧‧絕緣層

112‧‧‧緩衝層

113‧‧‧導電材料

114‧‧‧埋入式字元線

115、215‧‧‧溝槽

315、415‧‧‧溝槽

115a、215a‧‧‧上部分

315a、415a‧‧‧上部分

115b、215b‧‧‧下部分

315b、415b‧‧‧下部分

120‧‧‧氧化層

120’‧‧‧第一氧化層

120”‧‧‧第二氧化層

120a‧‧‧第一部分

120b‧‧‧第二部分

120c‧‧‧第三部分

130‧‧‧介電材料層

132‧‧‧源極/汲極接觸結構

134‧‧‧位元線

140‧‧‧源極/汲極

D、D’‧‧‧深度

D1、D2、D3‧‧‧深度

H‧‧‧高度

T1、T2‧‧‧厚度

△T‧‧‧厚度差值

W1、W2、W3‧‧‧距離

W4、W5‧‧‧距離

θ‧‧‧夾角

第1圖為本發明一些實施例之記憶體裝置的上視透視示意圖。

第2A圖至第2H圖為本發明一些實施例之記憶體裝置的製程剖面示意圖。

第3圖為第2F圖中區域R的放大剖面示意圖。

第4A圖至第4C圖為本發明一些實施例之溝槽的剖面示意圖。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明，並未依照比例描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例。再者，本揭露的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

本發明之一些實施例提供一種記憶體裝置及其製造方法，第1圖為本發明一些實施例之記憶體裝置100的上視透 視示意圖。

請參照第1圖，在記憶體裝置100中，有兩條平行排列的埋入式字元線114，以及多個接觸結構132及多個位元線134以陣列方式排列。每一條埋入式字元線114的相對兩側，分別相鄰於一列的接觸結構132及一列的位元線134，如第1圖所示。再者，在剖面圖(例如，第2H圖)中，由於位元線134被介電材料層130所覆蓋，亦即，在上視圖中係無法直接看到位元線134。因此，在第1圖中，位元線134係以虛線繪示。此外，此處為簡化圖式，僅繪示出兩條埋入式字元線114、兩列的接觸結構132與一列的位元線134。應可理解的是，可視需要分別調整埋入式字元線114、接觸結構132及位元線134的數量。

第2A圖至第2H圖為本發明一些實施例之記憶體裝置100的製程剖面示意圖。第2A圖至第2H圖是沿著第1圖中的剖線A-A’所繪製。

請參照第2A圖，記憶體裝置100包括形成於半導體基板102中的兩個淺溝隔離結構104，以及形成於半導體基板102上的絕緣層106。

半導體基板102的材料可包括矽、砷化鎵、氮化鎵、矽化鍺、絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。在本實施例中，半導體基板102的材料為矽。淺溝隔離結構104的材料可包括氧化物，例如氧化矽。絕緣層106的材料可包括氧化物、氮化物、氮氧化物或上述材料之組合。

仍請參照第2A圖，進行第一蝕刻製程以蝕刻一部 份的絕緣層106與半導體基板102，以形成溝槽115。溝槽115可包括上部分115a及下部分115b。上部分115a具有一對平行的側壁，且下部分115b具有半圓形的剖面輪廓。再者，上部分115a的底部與半導體基板102的頂面的距離為第一深度D1，且下部分115b的底部與半導體基板102的頂面的距離為第二深度D2。

第一蝕刻製程可包括乾式蝕刻、濕式蝕刻或上述之組合。在一些實施例中，第一蝕刻製程為兩步驟蝕刻製程。在第一步驟中進行非等向性(anisotropic)的乾式蝕刻，以形成具有平行側壁的溝槽115的上部分115a。當上部150a達到預定的第一深度D1之後，在第二步驟中進行等向性(isotropic)的乾式蝕刻或濕式蝕刻，以形成具有半圓形剖面輪廓的下部分115b。本實施例中，藉由第一步驟的非等向性蝕刻，可使溝槽115的上部分115a具有一對平行側壁(亦即，均一的口徑)，有助於控制記憶體裝置的臨界尺寸。再者，藉由第二步驟的等向性蝕刻，可使下部分115b具有半圓形的剖面輪廓，有助於改善記憶體裝置的效能與可靠度的平衡。

在一些實施例中，第一蝕刻製程的第一步驟為乾式蝕刻，且第一蝕刻製程的第二步驟為濕式蝕刻。在另一些實施例中，第一蝕刻製程的第一步驟及第二步驟可使用相同的乾式蝕刻，但使用不同的蝕刻氣體。

在一些實施例中，第一蝕刻製程的第一步驟及第二步驟可使用相同的乾式蝕刻及蝕刻氣體。由於第一蝕刻製程及第二蝕刻製程中選用相同的蝕刻製程與蝕刻氣體，可在不更換製程設備及蝕刻氣體的條件下，僅需調整其他蝕刻製程參數 即可控制蝕刻的等向性程度。舉例而言，可調整的蝕刻製程參數包括但不限於以下所列：蝕刻氣體流量、蝕刻氣體壓力、蝕刻溫度及/或蝕刻功率。在一些實施例中，可藉由降低蝕刻氣體的流量而提升蝕刻的等向性程度。

本發明之一些實施例藉由選擇相同的蝕刻製程與蝕刻氣體進行第一蝕刻製程的第一步驟及第二步驟，可簡化製程複雜度、進而提升產率並且降低成本。再者，由於可有效控制蝕刻的等向性程度，因此能夠視需要精準地控制溝槽115的結構，包括上部分115a的口徑及/或深度以及下部分115b之剖面輪廓的形狀。

請參照第2B圖，進行第一氧化製程，以形成第一氧化層120’於溝槽115的側壁上。第一氧化層120’係順應性的形成於溝槽115的側壁及底部。因此，第一氧化層120’的剖面輪廓對應且相同於溝槽115的剖面輪廓。

在一些實施例中，第一氧化製程可包括熱氧化製程，用以氧化半導體基板102。在一些實施例中，第一氧化製程可為乾式熱氧化製程，在另一些實施例中，第一氧化製程可為濕式熱氧化製程，例如，臨場蒸氣產生(in-situ steam generation,ISSG)製程。在本實施例中，半導體基板102的材料為矽，且第一氧化層120’為氧化矽。

請參照第2C圖，進行第二蝕刻製程，以增加溝槽115的深度。即，使溝槽115在半導體基板102中的深度由第二深度D2(如第2A圖所示)增加為第三深度D3(如第2C圖所示)。

第二蝕刻製程可包括乾式蝕刻、濕式蝕刻或上述 之組合。在一些實施例中，第二蝕刻製程為單步驟蝕刻製程。在一些實施例中，第二蝕刻製程為非等向性的乾式蝕刻。如此一來，可增加溝槽115的深度，而不會移除溝槽115側壁的第一氧化層120’。位於溝槽115側壁的第一氧化層120’可有助於改善閘極引致汲極漏電流(gate-induced drain leakage current,GIDL)所導致的問題，此部分將於下文中詳細討論。

請參照第2D圖，進行第二氧化製程，以形成第二氧化層120”於溝槽115的側壁上。第一氧化層120’與第二氧化層120”為相同材料。與第一氧化層120’相似，第二氧化層120”係順應性的形成於溝槽115的側壁及底部。因此，第二氧化層120”的剖面輪廓對應且相同於溝槽115的剖面輪廓。第二氧化製程可與第一氧化製程相同或相似，在此不再詳述。

在本實施例中，在溝槽115的側壁上形成一層具有不同厚度的氧化層120，且氧化層120作為閘極介電層使用。氧化層120包括第一氧化層120’與第二氧化層120”。具有不同厚度的閘極介電層將可有助於改善記憶體裝置的效能與可靠度的平衡，此部分將於下文中詳細討論。

請參照第2E圖，可視需要而形成緩衝層112於溝槽115的側壁上。接著，填充導電材料113於溝槽115中，以形成埋入式字元線114(如第2F圖所示)。埋入式字元線114作為閘極電極使用。緩衝層112係形成於埋入式字元線114與氧化層120之間。埋入式字元線114可包括任何合適的導電材料，例如，銅(Cu)、鎢(W)、鋁(Al)、上述之合金或上述之組合。又，可利用合適的沉積製程形成埋入式字元線114，例如，化學氣相沉 積(CVD)、物理氣相沉積(PVD)或其他合製的沉積製程。

在一些實施例中，當埋入式字元線114(例如，鎢)與氧化層120的黏著性不佳時，可能會導致脫層，進而造成記憶體裝置的操作錯誤，降低記憶體裝置的可靠度。在這樣的實施例中，緩衝層112可改善埋入式字元線114與氧化層120的黏著性，進而改善記憶體裝置的可靠度。

在另一些實施例中，埋入式字元線114(例如，銅)中的金屬原子或金屬離子可能會擴散至氧化層120中，因而造成記憶體裝置的操作錯誤。在這樣的實施例中，緩衝層112可減少或避免埋入式字元線114之金屬原子或金屬離子的擴散，進而改善記憶體裝置的可靠度。

可依據埋入式字元線114的材料而選擇適合適的材料作為緩衝層112。緩衝層112可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或上述之組合。又，可利用合適的沉積製程形成埋入式字元線114，例如，化學氣相沉積、物理氣相沉積或其他合製的沉積製程。

請參照第2F圖，移除溝槽115中的導電材料113的一部分，使埋入式字元線114的頂面低於半導體基板102的頂面。移除導電材料113的製程可包括乾式蝕刻、濕式蝕刻或上述之組合。藉由控制埋入式字元線114之頂面的位置，可有助於改善記憶體裝置的效能與可靠度的平衡，此部分將於下文中詳細討論。

請參照第2G圖，形成介電材料於絕緣層106上並填入溝槽115中，以形成介電材料層130。介電材料層130可包括 氮化物、氧化物、高介電常數(high-k)介電材料或其他合適的介電材料。

請參照第2H圖，對介電材料層130進行圖案化製程，以形成暴露出半導體基板102之頂面的開口。在暴露出半導體基板102之後，實施佈植製程，以在半導體基板102中形成源極/汲極140。在形成源極/汲極140之後，可在源極/汲極140上方形成源極/汲極接觸結構132及位元線134。

可在埋入式字元線114的一側形成源極，並在另一側形成汲極。舉例而言，在第2H圖中，若位於左方的埋入式字元線114左側的佈植區域是源極，則位於兩相鄰埋入式字元線114中間的佈植區域就是汲極，且位於右方的埋入式字元線114右側的佈植區域也是源極。在另一些實施例中，上述源極/汲極140的相對位置也可相反。因此，在本揭露中，將位於埋入式字元線114兩側的佈植區域統稱為源極/汲極140。

更具體而言，形成源極/汲極140的步驟可如下所述。請參照第2H圖，首先，對介電材料層130與絕緣層106進行圖案化製程，以在兩相鄰的埋入式字元線114之間形成暴露出半導體基板102的第一開口。接著，實施第一佈植製程，以形成源極/汲極140於第一開口下方的半導體基板102中。然後，填入導電材料於第一開口中，以形成位元線134。位元線134的頂面不高於絕緣層106的頂面，如第2H圖所示。接著，形成相同於介電材料層130的介電材料(例如氮化物)於位元線134之上並填入第一開口中。

仍請參照第2H圖，在形成位元線134之後，再次對 介電材料層130進行圖案化製程，以在上述兩相鄰的埋入式字元線114之外側(亦即，左方的埋入式字元線114的左側以及右方的埋入式字元線114的右側)各自形成第二開口。接著，實施第二佈植製程，以形成源極/汲極140於第二開口下方的半導體基板102中。然後，填入導電材料於第一開口中，以形成對應源極/汲極140的源極/汲極接觸結構132。源極/汲極接觸結構132的頂面可與介電材料層130的頂面等高，如第2H圖所示。

在一些實施例中，記憶體裝置100為動態隨機存取記憶體。在這樣的實施例中，當記憶體裝置100儲存資料(即「ON」的狀態)時，施加操作電壓使電子電洞對分離，且分離的電洞會集中到閘極電極(即埋入式字元線114)。儲存完成後，為了要避免電洞回到原位而與電子結合(即「OFF」的狀態)，會對閘極電極施加微小的負偏壓。如此一來，電洞受到吸引而維持在閘極電極的周圍，記憶體裝置100即可維持「ON」的狀態。然而，此一微小的負偏壓與累積的電洞會形成電場。所形成的電場會促使位於閘極電極與汲極之間的半導體基板102之電子電洞對分離，並驅動分離的電子往汲極移動。這樣的電子移動所產生的電流，即為閘極引致汲極漏電流。閘極引致汲極漏電流會造成記憶體裝置100的操作錯誤，因而降低記憶體裝置100的可靠度。

為了降低閘極引致汲極漏電流，可增加位於閘極電極與汲極之間的閘極介電層的厚度。然而，若是閘極介電層的厚度太大，則記憶體裝置100的操作電流太小。如此一來，必須施加更高的電壓才能啟動(turn on)記憶體裝置100。因此， 記憶體裝置100的能耗增加，且效能降低。甚至也有可能無法啟動記憶體裝置100，因而降低記憶體裝置100的可靠度或良率。

再者，對第2H圖的記憶體裝置100而言，若增加埋入式字元線114的頂面的深度，則埋入式字元線114與汲極140之間的距離增加。因此，也可降低閘極引致汲極漏電流。然而，當埋入式字元線114的頂面的深度太大，將導致閘極電極的剖面輪廓的面積大幅減小，因而大幅增加閘極電極的電阻值。如此一來，記憶體裝置100的能耗增加，且效能降低。

本發明所提供之記憶體裝置100及其製造方法，能夠有效改善記憶體裝置的效能與可靠度的平衡。

第3圖為第2F圖中區域R的放大剖面示意圖。參照第3圖，氧化層120(即，閘極介電層)包括第一部分120a、第二部分120b及第三部分120c。第一部分120a沿著溝槽115的側壁自半導體基板102的頂面向下延伸。第二部分120b沿著溝槽115的側壁自溝槽的底部向上延伸。第三部分120c在第一部分120a與二部分120b之間沿著溝槽115的側壁延伸。第三部分120c具有自第一部分120a朝向第二部分120b逐漸縮窄的剖面輪廓。氧化層120的第一部分120a、第二部分120b及第三部分120c分別具有不同的厚度。第一部分120a為第一氧化層120’的上部分與第二氧化層120”的結合。因此，第一部分120a具有均一的第一厚度T1。第二部分120b僅包括第二氧化層120”。因此，第二部分120b具有均一的第二厚度T2。

如第3圖所示，第三部分120c係形成於第一部分 120a與第二部分120b之間，並且鄰接於第一部分120a與第二部分120b。第三部分120c為第一氧化層120’的下部分與第二氧化層120”的結合。因此，第三部分120c的厚度自頂部的第一厚度T1逐漸降低為至底部的第二厚度T2。換言之，由於溝槽115的下部分115b具有半圓形的剖面輪廓，因而使第三部分120c具有朝向下方逐漸縮窄的剖面輪廓。

請同時參照第2H圖及第3圖，氧化層120的第一部分120a是位於閘極電極114與汲極140之間。因此，增加第一部分120a的第一厚度T1，可大幅降低閘極引致汲極漏電流。若T1太小，則不利於降低閘極引致汲極漏電流。反之，若T1太大，則將佔據太多接觸結構的可用面積，不利於裝置的小型化。在一些實施例中，第一厚度T1為0.5-10nm。

再者，藉由使第二部分120b的第二厚度T2小於第一部分120a的第一厚度T1，可增加記憶體裝置100的操作電流。因此，能夠降低記憶體裝置100的操作電壓並且提升可靠度。若T2太小，則氧化層120無法作為閘極介電層。反之，若T2太大，則無法降低記憶體裝置100的操作電壓。在一些實施例中，第二厚度T2為0.2-6nm。

應可理解的是，可將第一厚度T1對第二厚度T2的比例T1/T2調整在合適的範圍，以降低閘極引致汲極漏電流並且提升可靠度。若T1/T2太小，則不利於降低閘極引致汲極漏電流。反之，若T1/T2太大，則接觸結構的接觸面積會減少，造成電阻值上升，不利於記憶體裝置的操作。在一些實施例中，T1/T2為1.5-15。

仍請參照第3圖，氧化層120的第一部分120a的內側側壁之間的第一距離W1、第二部分120b的內側側壁之間的第二距離W2以及第三部分120c的內側側壁之間的第三距離W3為彼此相等。再者，第一部分120a的外側側壁之間的第四距離W4大於第二部分120b的外側側壁之間的第五距離W5。

在這樣的實施例中，即使為了降低閘極引致汲極漏電流而增加第一部分120a的第一厚度T1，仍可使閘極電極(或埋入式字元線114)的剖面輪廓具有自頂部至底部實質上均一的寬度。由於埋入式字元線114頂部的寬度並未縮減，因此閘極電極的電阻值也不會明顯增加。換言之，在本實施例中，能夠在不增加閘極電極的電阻值的前提下，有效地降低閘極引致汲極漏電流。

在第3圖所繪示的結構中，氧化層120的第三部分120c與埋入式字元線114的相對位置也是影響記憶體裝置100的效能及可靠度的重要參數。

請同時參照第3圖及第2C圖，第三部分120c的頂部與半導體基板102的頂面的距離為深度D，深度D實質上相同於溝槽115的上部分115a的第一深度D1。再者，請參照第3圖，第三部分120c的高度為H。換言之，第三部分120c的底部與半導體基板102的頂面的距離(或深度)為(D+H)。請同時參照第3圖及第2C圖，深度(D+H)係不大於溝槽115的第二深度D2。因此，可藉由調整溝槽115的第一深度D1及第二深度D2，控制第三部分120c的頂部與底部的深度。

在本實施例中，埋入式字元線114的頂面與半導體 基板102的頂面的距離(或深度)為D’，如第3圖所示。若增加埋入式字元線114的頂面的深度D’，則可降低閘極引致汲極漏電流。然而，若增加深度D’，則將導致閘極電極的電阻值增加。如此一來，記憶體裝置100的能耗增加，且效能降低。

在一些實施例中，埋入式字元線114的頂面與半導體基板102的頂面的距離(或深度)D’為介於D至(D+H)之間。換言之，埋入式字元線114的頂面不高於第三部分120c與第一部分120a的交界面，且埋入式字元線114的頂面不低於第三部分120c與第二部分120b的交界面。

若埋入式字元線114的頂面的深度D’小於第三部分120c的頂部深度D，則閘極電極與汲極140之間的距離太短。因此，無法有效地降低閘極引致汲極漏電流。另一方面，若埋入式字元線114的頂面的深度D’大於第三部分120c的底部深度(D+H)，則將導致閘極電極的剖面輪廓的面積大幅減小，因而大幅增加閘極電極的電阻值。

請參照第3圖，第三部分120c具有自第一部分120a朝向第二部分120b逐漸縮窄的剖面輪廓。當埋入式字元線114的頂面的深度D’介於D至(D+H)之間時，隨著深度D’增加，閘極引致汲極漏電流降低且閘極電極的電阻值增加。因此，可藉由控制埋入式字元線114的頂面的深度D’，將閘極引致汲極漏電流與閘極電極的電阻值分別調整至所需的合適範圍。如此一來，可改善記憶體裝置的效能與可靠度的平衡。

在本實施例中，埋入式字元線114的頂面與半導體基板102的頂面的距離(或深度)D’相等於第三部分120c的頂部 的深度D，如第3圖所示。因此，在本實施例的記憶體裝置100中，可得到效能與可靠度的良好平衡。

此外，在第3圖所繪示的結構中，氧化層120的第三部分120的剖面輪廓也是影響記憶體裝置100的效能及可靠度的重要參數。

請參照第3圖，第三部分120c的頂部具有第一厚度T1，且第三部分120c的底部具有第二厚度T2，且第一厚度T1與第二厚度T2的差值(亦即，T1-T2)為△T。再者，第三部分120c的高度為H。因此，對第三部分120c而言，高度H對差值△T的比例H/△T。

H/△T的數值可用以描述第三部分120的剖面輪廓。若H/△T的數值太小，則表示第三部分120c係急遽地縮窄。因此，即使增加埋入式字元線114的頂部表面的深度D’，閘極引致汲極漏電流仍無法有效降低。再者，若H/△T的數值太小，則表示閘極電極114的頂面的深度D’的可調整範圍較小，亦即，操作視窗(process window)較小。如此一來，會難以將閘極引致汲極漏電流與閘極電極的電阻值分別調整至所需的範圍。

反之，若H/△T的數值太大，則表示第三部分120c是和緩地縮窄或是第三部分120c的厚度幾乎為第二厚度T2。如此，可能導致必須施加更高的電壓才能啟動記憶體裝置100或是無法有效降低閘極引致汲極漏電流。

在一些實施例中，第一厚度T1與第二厚度T2的差值△T為0.5-10nm。在一些實施例中，高度H對差值△T的比例 H/△T為0.5-50。

仍請參照第3圖，第三部分120c的內側側壁的延長線與外側側壁的延長線之間包括一夾角θ，且第三部分120c的內側側壁的延長線與外側側壁的延長線交會於第二部分120b的內側側壁上。夾角θ也可用以描述第三部分120的剖面輪廓。若夾角θ太小，則表示第三部分120c的係和緩地縮窄。反之，若夾角θ太大，則表示第三部分120c係急遽地縮窄。因此，為了得到效能與可靠度的平衡，可將夾角θ控制在特定的範圍內。在一些實施例中，夾角θ為大於0度且小於180度。在一些實施例中，夾角θ為30-85度。在另一些實施例中，夾角θ為45-85度。

參照第2H圖與第3圖，本發明之一些實施例提供一種記憶體裝置100。記憶體裝置100包括半導體基板102、淺溝隔離結構104、溝槽115、氧化層120、緩衝層112、埋入式字元線114、源極/汲極140、源極/汲極接觸結構132及位元線134。

氧化層120係形成於該溝槽的側壁上，且包括第一部分120a、第二部分120b及第三部分120c。第一部分120a自半導體基板102的頂面向下延伸。第二部分120b自溝槽115的底部向上延伸。第三部分120c形成於第一部分120a與第二部分120b之間，並且鄰接於第一部分120a與第二部分120b。第三部分120c具有朝向第二部分120b逐漸縮窄的剖面輪廓。

埋入式字元線114的頂面不高於第三部分120c與第一部分120a的交界面，且不低於第三部分120c與第二部分120b的交界面。緩衝層112形成於溝槽115的側壁上，且夾設於埋入 式字元線114與氧化層120之間。

源極/汲極140形成於溝槽115的兩側。源極/汲極接觸結構132與位元線134形成於源極/汲極140上方，且與源極/汲極140電性連接。

如上文所述，在一些實施例中，在溝槽115的側壁上形成朝向下方逐漸縮窄的氧化層120之第三部分120c，並且控制埋入式字元線114的頂面的深度介於第三部分120c的頂部與底部之間。如此所得到的記憶體裝置100，可取得效能與可靠度的良好平衡。

第4A圖至第4C圖為本發明一些實施例之溝槽的剖面示意圖。

請參照第4A圖，在一些實施例中，藉由第一蝕刻製程以形成溝槽215。溝槽215可包括上部分215a及下部分215b。上部分215a具有一對平行的側壁，且下部分215b具有倒三角形的剖面輪廓，如第4A圖所示。再者，上部分215a的底部與半導體基板102的頂面的距離為第一深度D1，且下部分215b的底部與半導體基板102的頂面的距離為第二深度D2，如第4A圖所示。

請參照第4B圖，在另一些實施例中，藉由第一蝕刻製程以形成溝槽315。溝槽315可包括上部分315a及下部分315b。第4B圖與第4A圖相似，差別在於溝槽315的下部分315b具有倒梯形的剖面輪廓。

請參照第4C圖，在另一些實施例中，藉由第一蝕刻製程以形成溝槽415。溝槽415可包括上部分415a及下部分 415b。第4C圖與第4A圖相似，差別在於溝槽415的下部分415b具有五邊形的剖面輪廓。

如上所述，溝槽115的下部分115b可具有半圓形的剖面輪廓，如第2A圖所示。因此，氧化層的第三部分120c具有朝向下方逐漸縮窄的剖面輪廓，如第3圖所示。相似於第2A圖的溝槽115，第4A圖、第4B圖及第4C圖的溝槽215、315及415皆可使後續形成的氧化層具有朝向下方逐漸縮窄的剖面輪廓。

此外，第4A圖、第4B圖及第4C圖的溝槽的第一深度D1與第二深度D2，可分別相同或相似於第2A圖的溝槽的第一深度D1與第二深度D2。如上所述，可藉由調整溝槽的第一深度D1及第二深度D2，控制氧化層的第三部分的頂部與底部的深度。

可理解的是，第2A圖及第4A圖至第4C圖所繪示的溝槽之剖面輪廓僅用於說明，並非用以限定本發明。舉例而言，在一些實施例中，溝槽的下部分的剖面輪廓可為半圓形、倒三角形、倒梯形、不規則多邊形或上述之組合。再者，在另一些實施例中，溝槽的下部分的剖面輪廓可為直線狀(如第4A圖至第4C圖所示)、曲線狀(如第2A圖所示)、鋸齒狀或上述之組合。在這樣的實施例中，後續形成的氧化層的剖面輪廓會對應於溝槽的剖面輪廓。因此，氧化層的外側側壁的剖面輪廓可為直線狀、曲線狀、鋸齒狀或上述之組合。

此外，藉由調整第一蝕刻製程的參數，即可控制蝕刻的等向性程度，進而得到所期望的溝槽的剖面輪廓。

綜上所述，本發明之一些實施例提供一種兼具效 能與可靠度的記憶體裝置。再者，本發明之一些實施例提供一種低成本及高效率的製造方法，可用以形成兼具效能與可靠度的記憶體裝置。

具體而言，本發明實施例所提供之記憶體裝置及其製造方法的優點至少包括：

(1)氧化層包括厚度較厚的第一部分，可降低閘極引致汲極漏電流，改善記憶體裝置的可靠度。

(2)氧化層包括厚度較薄的第二部分，可降低記憶體裝置的啟動電壓及能耗，改善記憶體裝置的可靠度或良率。

(3)氧化層包括向下逐漸縮窄的第三部分，且閘極電極的頂面的深度介於第三部分的頂部與底部之間。如此一來，可將閘極引致汲極漏電流與閘極電極的電阻值分別調整至所需的合適範圍。

(4)依序進行第一蝕刻製程、第一氧化製程、第二蝕刻製程與第二氧化製程，以形成氧化層。因此，不需要複雜的製程步驟，即可形成具有不同厚度的氧化層。如此一來，可降低生產所耗費的時間與成本。

(5)藉由調整蝕刻製程參數，即可控制蝕刻的等向性程度。因此，能夠視需要精準地控制溝槽的口徑、深度及剖面輪廓。

(6)本發明實施例所提供之記憶體裝置的製造方法可輕易地整合至既有的記憶體裝置製程中，而不需額外更換或修改生產設備。可在降低製程複雜度及生產成本的前提下，有效地改善記憶體裝置的可靠度及良率。

雖然本發明已以數個較佳實施例揭露如上，然其 並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (16)

1. 一種記憶體裝置，包括：一半導體基板，包括一溝槽；一氧化層，形成於該溝槽的側壁上，其中該氧化層包括：一第一部分，自該半導體基板的一頂面向下延伸；一第二部分，自該溝槽的一底部向上延伸；以及一第三部分，形成於該第一部分與該第二部分之間，並且鄰接於該第一部分與該第二部分，其中該第三部分朝向該第二部分逐漸縮窄；以及一埋入式字元線，形成於該溝槽中，其中，該氧化層的該第一部分、該第二部分及該第三部分均圍繞該埋入式字元線。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該第一部分具有一第一厚度T1，且該第二部分具有一第二厚度T2，且該第一厚度T1大於該第二厚度T2。
3. 如申請專利範圍第2項所述之記憶體裝置，其中該第一厚度T1對該第二厚度T2的比例T1/T2為1.5-15。
4. 如申請專利範圍第2項所述之記憶體裝置，其中該第一厚度T1為0.5-10nm。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該第三部分的一頂部與該半導體基板的該頂面的距離為一第一深度，且該第三部分的一底部與該半導體基板的該頂面的距離為一第二深度，且該第二深度大於該第一深度，該埋入式字元線具有一頂面，且該頂面與該半導體基板的該頂面 的距離為一第三深度，且該第三深度介於該第一深度與該第二深度之間。
6. 如申請專利範圍第1項所述之記憶體裝置，其中該第三部分的一頂部具有一第一厚度T1，且該第三部分的一底部具有一第二厚度T2，且該第一厚度T1與該第二厚度T2具有一差值△T為0.5-10nm。
7. 如申請專利範圍第6項所述之記憶體裝置，其中該第三部分具有一高度H，且該高度H對該差值△T的比例H/△T為0.5-50。
8. 如申請專利範圍第1項所述之記憶體裝置，其中該第一部分包括一對第一內側側壁，該第二部分包括一對第二內側側壁，且其中該對第一內側側壁之間的一第一距離W1相等於該對第二內側側壁之間的一第二距離W2。
9. 如申請專利範圍第8項所述之記憶體裝置，其中該第三部分包括一對第三內側側壁，且該對第三內側側壁之間的一第三距離W3相等於該第一距離W1。
10. 如申請專利範圍第1項所述之記憶體裝置，其中該第一部分包括一對第一外側側壁，該第二部分包括一對第二外側側壁，且其中該對第一外側側壁之間的一第四距離W4大於該對第二外側側壁之間的一第五距離W5。
11. 如申請專利範圍第1項所述之記憶體裝置，其中該第三部分包括一內側側壁及一外側側壁，且該內側側壁及與該外側側壁具有一夾角為45-85度。
12. 一種記憶體裝置的製造方法，包括： 進行一第一蝕刻製程，以在一半導體基板中形成一溝槽，其中該溝槽具有一第一深度；進行一第一氧化製程，以形成一第一氧化層於該溝槽的側壁上；進行一第二蝕刻製程，以使該溝槽的第一深度增加為一第二深度；進行一第二氧化製程，以形成一第二氧化層於該溝槽的側壁上，其中該第一氧化層與該第二氧化層形成一閘極介電層，且其中該閘極介電層包括：一第一部分，自該半導體基板的一頂面向下延伸；一第二部分，自該溝槽的一底部向上延伸；以及一第三部分，形成於該第一部分與該第二部分之間，並且鄰接於該第一部分與該第二部分，其中該第三部分朝向該第二部分逐漸縮窄；以及填充一導電材料於該溝槽中，以形成一閘極電極。
13. 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中在進行該第一氧化製程之前，該溝槽具有一上部分及一下部分，其中該下部分具有一剖面輪廓為半圓形、倒三角形、倒梯形、不規則多邊形或上述之組合。
14. 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該第一蝕刻製程包括乾式蝕刻、濕式蝕刻或上述之組合。
15. 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該第一氧化製程包括熱氧化製程。
16. 如申請專利範圍第12項所述之記憶體裝置的製造方法，其 中該閘極電極的一頂面不高於該第三部分與該第一部分的交界面，且該閘極電極的該頂面不低於該第三部分與該第二部分的交界面。