TWI779629B - 半導體結構與其形成方法 - Google Patents
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Abstract
一種半導體結構包括基材、形成於基材內的底部閘極導電層、形成於基材內並堆疊在底部閘極導電層上的頂部閘極導電層、形成於底部閘極導電層與基材之間的底部閘極介電層、形成於頂部閘極導電層與基材之間的頂部閘極介電層。頂部閘極介電層的厚度大於底部閘極介電層的厚度。半導體結構亦包括數個源極/汲極區，形成於基材內並位於頂部閘極導電層的相對兩側。
Description
本揭示案是關於一種半導體結構與其形成方法，特別是關於一種凹入式閘極（recessed gate）結構與其形成方法。
隨著科技進步，動態隨機存取記憶體（DRAM）變得更加高度整合，並藉由DRAM內的半導體結構之間距（pitch）的縮短提升了DRAM效能。由於尺寸的縮小，使得半導體結構在關閉狀態（off-state）下易發生漏電現象，例如閘極引發汲極漏電（gate induced drain leakage, GIDL）。
因此，減少半導體結構產生漏電現象成為一個重要的課題。
根據本揭示案的一些實施例，一種半導體結構包括基材、形成於基材內的底部閘極導電層、形成於基材內並堆疊在底部閘極導電層上的頂部閘極導電層、形成於底部閘極導電層與基材之間的底部閘極介電層、形成於頂部閘極導電層與基材之間的頂部閘極介電層。頂部閘極介電層的厚度大於底部閘極介電層的厚度。半導體結構亦包括數個源極/汲極區，形成於基材內並位於頂部閘極導電層的相對兩側。
根據本揭示案的一些實施例，一種半導體結構包括基材、形成於基材內的底部閘極導電層、以及形成於基材內並堆疊在底部閘極導電層上的頂部閘極導電層。半導體結構亦包括形成於底部閘極導電層與基材之間的底部閘極介電層，其中底部閘極介電層包括第一材料。半導體結構亦包括形成於頂部閘極導電層與基材之間的頂部閘極介電層，其中頂部閘極介電層包括第二材料。第二材料的介電常數大於第一材料的介電常數。半導體結構亦包括數個源極/汲極區，形成於基材內並位於頂部閘極導電層的相對兩側。
根據本揭示案的一些實施例，一種形成半導體結構的方法包括形成溝渠在基材中、形成底部閘極介電層在溝渠的內壁上、形成底部閘極導電層在溝渠內，其中底部閘極介電層介於底部閘極導電層與基材之間。方法亦包括形成保護層在底部閘極導電層的頂表面上、進行離子佈植製程以使溝渠的內壁包括摻雜物、在離子佈植製程之後進行熱氧化製程以形成摻雜的氧化矽在溝渠的內壁內、在熱氧化製程之後移除保護層、以及形成頂部閘極導電層在溝渠內。頂部閘極導電層堆疊在底部閘極導電層之上，其中摻雜的氧化矽介於頂部閘極導電層與基材之間。
本揭示案是關於半導體結構與其形成的方法。藉由提升頂部閘極介電層的介電常數、增厚頂部閘極介電層的厚度、或上述兩者之結合，以提供較好的電性阻隔，藉此減少半導體結構產生漏電之現象。
當一個元件被稱為「在…上」時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。相反地，當一個元件被稱為「直接在」另一元件，它是不能有其他元件存在於兩者之中間。如本文所用，詞彙「及/或」包含了列出的關聯項目中的一個或多個的任何組合。
在本揭示案中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本揭示案的本意。
關於本揭示案中所使用之「約」一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如「約」所表示的誤差或範圍。
請參閱第1圖，第1圖根據本揭示案的一些實施例繪示半導體裝置100之配置圖。半導體裝置100可包括數個字元線（word line）結構110沿第一方向D1延伸，並且相鄰的字元線結構110以等距離沿第二方向D2排列相隔開。數個位元線（bit line）結構120沿第二方向D2延伸，並且配置在字元線結構110之上與字元線結構110交錯。同樣地，相鄰的位元線結構120以等距離沿第一方向D1相隔開並彼此平行。
半導體結構包括數個主動區域（active area）130，其中主動區域130具有一短軸和一長軸。在一些實施例中，主動區域130的長軸與第一方向D1有夾角θ，即主動區域130的長軸沿第三方向D3延伸。除此之外，位元線結構120可以透過直接接觸件（direct contact）140與主動區域130相連。每一個主動區域130可電性連接一個直接接觸件140。
數個接觸件150形成在主動區域130的長軸兩端，並介於兩兩相鄰的字元線結構110之間。在一些實施例中，接觸件150沿第一方向D1彼此隔開。接觸件150可電性連接儲存節點/電容器（未繪示）的下電極至相對應的主動區域130。單個主動區域130可電性連接兩個接觸件150。
請參閱第2圖，第2圖根據本揭示案的一些實施例繪示半導體裝置100沿第1圖剖線A-A之截面圖。半導體裝置100包括基材200，其中基材200具有主動區域130以及將主動區域130隔開的數個隔離區域202。
基材200可包括矽，例如結晶矽、多晶矽、或無晶矽。基材200可包括元素半導體，例如鍺（Ge） 。基材200可包括合金半導體，例如矽鍺（SiGe）、碳化矽磷（SiPC）、磷化砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦鎵（GaInAs）、磷化鎵銦（GaInP）、鎵銦磷化物（GaInAsP）、或其他合適的材料。基材200可包括化合物半導體，例如碳化矽（SiC）、磷化矽（SiP）、砷化鎵（GaAs） 、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）、銻化銦（InSb）、氧化鋅（ZnO）、硒化鋅（ZnSe）、硫化鋅（ZnS）、碲化鋅（ZnTe），硒化鎘（CdSe）、硫化鎘（CdS）、碲化鎘（CdTe）、或其他合適的材料。
除此之外，基材200可以是絕緣體上半導體（semiconductor-on-insulator）基材，例如絕緣體上矽（silicon-on-insulator, SOI）基材或是絕緣體上鍺（germanium-on-insulator, GeOI）基材。絕緣體上半導體基材可由氧佈植分離（separation by implantation of oxygen）技術、晶圓鍵合（wafer bonding）技術、其他合適的技術，或上述之組合製成。
隔離區域202的材料可包括氧化矽（silicon oxide）、氮化矽（silicon nitride）、和氮氧化矽（silicon oxynitride）以上三者中的至少一者。隔離區域202可為單層或多層結構。舉例來說，隔離區域202可包括氧化矽和氮化矽。在一些實施例中，可藉由淺溝渠絕緣（shallow trench isolation, STI）製程形成隔離區域202。
如第2圖所示，半導體裝置100的數個字元線結構110形成在基材200內，其中字元線結構110具有凹入式閘極結構112（稍後討論）、設置在凹入式閘極結構112上的覆蓋層114、以及介於基材200與覆蓋層114之間的介電層116。覆蓋層114的材料可包括氧化矽、氮化矽、氮氧化矽。在一些實施例中，覆蓋層114的材料包括氮化矽。介電層116的材料可包括氧化矽、氮化矽、氮氧化矽、高介電常數材料（例如，氧化鉿（HfO
2）、氧化鋯（ZrO
2）、或五氧化二鉭（Ta
2O
5））中的至少一種。
繼續參閱第2圖，基材200上方可依次設置為第一層間介電層220和第二層間介電層230。在一些實施例中，位元線結構120設置在第二層間介電層230中，而直接接觸件140設置於第一層間介電層220中，位元線結構120電性連接直接接觸件140。因此，位元線結構120可透過直接接觸件140電性連接基材200的主動區域130。
半導體裝置100的接觸件150可包括第一接觸插塞152和第二接觸插塞154，其中第二接觸插塞154位於第一接觸插塞152上方，並且彼此電性連接。第二接觸插塞154透過第一接觸插塞152，可電性連接儲存節點/電容器（未繪示）的下電極至對應的主動區域130。在一些實施例中，第一接觸插塞152為埋入式接觸件（buried contact）。在一些實施例中，第二接觸插塞154為著陸墊（landing pad）。
第1圖和第2圖僅作為例示性說明，圖示中所呈現的結構、形貌、或配置不應為本揭示案之限制。
請參閱第3圖，第3圖根據本揭示案的一些實施例繪示第2圖的半導體裝置100中的凹入式閘極結構112之截面圖。在一些實施例中，凹入式閘極結構112實質上為半導體結構112，因此在本文中將凹入式閘極結構112視為半導體結構112。
如第3圖所示，半導體結構112包括基材300。基材300實質上等同於第2圖中的基材200，尤其是基材200的主動區域130，因此在此不重複說明。在一些實施例中，基材300可進行離子佈植製程以摻雜N型或P型摻雜物。在一些實施例中，藉由摻雜N型或P型摻雜物至基材300中可形成源極/汲極區302，其中源極/汲極區302在基材300的第一深度L1之範圍內。
半導體結構112包括形成在基材300內的底部閘極介電層310和底部閘極導電層320，其中底部閘極介電層310介於底部閘極導電層320和基材300之間。在一些實施例中，底部閘極介電層310包覆底部閘極導電層320的側壁和底表面。底部閘極導電層320的頂表面320T位於基材300的第二深度L2，其中第二深度L2大於第一深度L1。換言之，底部閘極導電層320整體設置在源極/汲極區302的下方位置。
半導體結構112包括形成在基材300內的頂部閘極介電層330和頂部閘極導電層340，其中頂部閘極介電層330介於頂部閘極導電層340和基材300之間。在一些實施例中，頂部閘極介電層330包覆頂部閘極導電層340的側壁。
頂部閘極導電層340堆疊在底部閘極導電層320的頂表面320T上，並且頂部閘極導電層340的高度與第二深度L2大致上相同。由於第二深度L2大於第一深度L1，頂部閘極導電層340在基材300的位置部分地重疊源極/汲極區302在基材300的位置。在一實施例中，源極/汲極區302位於頂部閘極導電層340的相對兩側。
在一些實施例中，底部閘極導電層320可選擇具有較高功函數的材料，而頂部閘極導電層340可選擇具有較低功函數的材料。例如，底部閘極導電層320可包括P型摻雜多晶矽、鈦（Ti）、鎢（W）、鉭（Ta）、氮化鈦（TiN）、氮化鎢（WN）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鎢矽（WSiN）、其他合適的材料、或上述之組合。頂部閘極導電層340的材料例子可包括N型摻雜多晶矽、砷摻雜多晶矽、磷摻雜多晶矽、鈦（Ti）、鎢（W）、鉭（Ta）、氮化鋯（ZrN）。
藉由材料的選擇，使頂部閘極導電層340具有的功函數小於底部閘極導電層320的功函數。除此之外，頂部閘極導電層340的功函數和底部閘極導電層320的功函數之間的差值可為約0.2電子伏特（eV）到約1.5 eV之間。在一些實施例中，頂部閘極導電層340具有的功函數和底部閘極導電層320的功函數之間的差值可為約0.4eV。
底部閘極介電層310具有厚度H310，頂部閘極介電層330具有厚度H330，其中頂部閘極介電層330的厚度H330大於底部閘極介電層310的厚度H310。頂部閘極介電層330的厚度H330比底部閘極介電層310的厚度H310之比值為約1.25和約2.00的範圍之間，例如1.25、1.50、1.75、或2.00。在一些實施例中，頂部閘極介電層330的厚度H330比底部閘極介電層310的厚度H310之比值為約1.50。
在一些實施例中，底部閘極介電層310的厚度H310可為約3奈米和約6奈米之間，而頂部閘極介電層330具有厚度H330可為約5奈米和約8奈米之間。
在第3圖所示的實施例中，頂部閘極介電層330包括的材料異於底部閘極介電層310包括的材料。底部閘極介電層310的材料可選自氧化矽、氮化矽、或氮氧化矽中至少一種。在一些實施例中，底部閘極介電層310可包括氧化矽。頂部閘極介電層330的材料可選自氧化矽、摻雜的氧化矽、氮化矽、或氮氧化矽中至少一種。在一些實施例中，頂部閘極介電層330可包括經摻雜的氧化矽，其中摻雜的氧化矽可包括氮（N）、氟（F）、或砷（As）。
藉由材料的選擇，使頂部閘極介電層330包括的材料之介電常數大於底部閘極介電層310包括的材料之介電常數。在底部閘極介電層310包括的材料之介電常數為約4的實施例中，頂部閘極介電層330包括的材料之介電常數可為約4.5和約7.0的範圍內。
第4圖至第13圖根據本揭示案的一些實施例繪示形成第3圖的半導體結構112的各製程階段之截面圖。應注意的是，當第4圖至第13圖繪示或描述成一系列的操作或事件時，這些操作或事件的描述順序不應受到限制。例如，部分操作或事件可採取與本揭示案不同的順序、部分操作或事件可同時發生、部分操作或事件可以不須採用、及/或部分操作或事件可重複進行。並且，實際的製程可能須在形成半導體結構112之前、過程中、或之後進行額外的操作步驟以完整形成半導體結構112。因此，本揭示案可能將簡短地說明其中一些額外的操作步驟。再者，除非額外說明，否則第4圖到第13圖談論到的相同的說明可直接應用至其他圖片上。
請參閱第4圖，準備基材300。基材300實質上等同於第2圖中的基材200，尤其是基材200的主動區域130，因此在此不重複說明。基材300可藉由摻雜N型或P型摻雜物至基材300中以形成源極/汲極區302，其中源極/汲極區302在基材300的第一深度L1之範圍內。
請參閱第5圖，形成溝渠500在基材300中。在一些實施例中，溝渠500的形成包括在基材300上形成一圖案化遮罩（未繪出），接著使用適當之蝕刻劑以蝕刻基材300並形成溝渠500。溝渠500具有第三深度L3，第三深度L3大於第一深度L1。在一些實施例中，第三深度L3介於在100奈米（nm）至600nm之間，但本揭露並不限於此。
請參閱第6圖，形成底部閘極介電材料310A在溝渠500的內壁500W和底部500B上。在一些實施例中，底部閘極介電材料310A保形地覆蓋溝渠500的內壁500W和底部500B。底部閘極介電材料310A的材料可包括氧化矽、氮化矽、或氮氧化矽。底部閘極介電材料310A可以是單層或是多層結構。舉例來說，具有雙層結構的底部閘極介電材料310A可包括氧化矽和氮化矽，但本揭露並不限於此。形成底部閘極介電材料310A在溝渠500的內壁500W和底部500B上的方法可包括使用CVD製程、ALD製程、氧電漿氧化（oxygen plasma oxidation）製程、熱氧化（thermal oxidation）製程、或其他合適的技術。
請參閱第7圖，形成底部閘極導電材料320A在溝渠500中。具體來說，底部閘極導電材料320A形成在底部閘極介電材料310A上，使底部閘極介電材料310A介於底部閘極導電材料320A和基材300之間。在一些實施例中，底部閘極導電材料320A包括半導體材料、金屬、金屬氮化物、金屬矽化物、其他合適的材料、或上述之組合。舉例來說，底部閘極導電材料320A可包括P型摻雜多晶矽、鈦（Ti）、鎢（W）、鉭（Ta）、氮化鈦（TiN）、氮化鎢（WN）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鎢矽（WSiN）、其他合適的材料、或上述之組合。可使用CVD製程、ALD製程、物理氣相沉積（physical vapor deposition, PVD）製程、或其他合適的製程來形成底部閘極導電材料320A。
請參照第8圖，從溝渠500中，移除底部閘極介電材料310A的一部分和底部閘極導電材料320A的一部分，藉此形成底部閘極介電層310和底部閘極導電層320。在一實施例中，底部閘極導電層320的頂表面320T位於基材300的第二深度L2，其位置低於源極/汲極區302所在的第一深度L1位置。換言之，由於第二深度L2大於第一深度L1，底部閘極導電層320位在源極/汲極區302的下方。
請參照第9圖，形成保護層900在底部閘極導電層320的頂表面320T上。在如第9圖所示的實施例中，保護層900覆蓋底部閘極介電層310和底部閘極導電層320，避免底部閘極介電層310和底部閘極導電層320暴露於溝渠500中。保護層900的頂表面900T低於源極/汲極區302所在的第一深度L1位置。在後續離子佈植製程中，保護層900可對覆蓋的區域提供保護作用，並且保護層900於離子佈植製程之後移除。
保護層900的厚度取決於L1和L2(第3圖)之間的差值。在一些實施例中，保護層900具有厚度約1奈米和約50奈米之間。如果保護層900的厚度小於上述之下限值，則保護層則無法在後續離子佈植製程提供保護作用。若保護層900的厚度大於上述之上限值，則保護層900可能會覆蓋住過多的溝渠500的內壁500W，使後續形成的頂部閘極介電層330的長度小於第一深度L1，而產生漏電的可能。
保護層900的形成方式包括保形沉積保護層材料（未繪出）在溝渠的內壁500W、底部閘極導電層320的頂表面320T以及基材300上；隨後，移除垂直面（例如，溝渠500的內壁500W）的保護層材料以暴露出溝渠500的內壁500W。在一些實施例中，移除保護層材料亦包括移除基材300上的保護層材料，故基材300上無保護層材料，如第9圖所示。在另一些實施例中，基材300的頂表面上可具有保護層材料（未繪出）。
請參閱第10圖，進行離子佈植製程1000，以使溝渠500的內壁500W具有摻雜物。在未受保護層900覆蓋的區域因離子佈植製程1000而具有摻雜物，例如位在保護層900的頂表面900T上方的內壁500W因離子佈植製程1000而具有摻雜物。摻雜物可包括氮（N）、氟（F）、或砷（As）。在一些實施例中，離子佈植製程1000的入射角度為傾斜於基材300的頂表面以使摻雜物可佈植至溝渠500的內壁500W之中。
請參閱第11圖，在離子佈植製程1000之後，進行熱氧化製程以形成頂部閘極介電層330在溝渠500的內壁500W上，其中頂部閘極介電層330包括摻雜的氧化矽。藉由調整熱氧化製程參數，使頂部閘極介電層330的厚度H330大於底部閘極介電層310的厚度H310。例如，頂部閘極介電層330的厚度H330比底部閘極介電層310的厚度H310增加約25%至100%之間，例如增加了約25%、50%、75%、或100%。在一些實施例中，頂部閘極介電層330的厚度H330比底部閘極介電層310的厚度H310增加約50%。
可藉由摻雜物的種類、摻雜物的濃度、或其他操作參數來調控摻雜的氧化矽之特性，特性包括摻雜的氧化矽之介電常數。在一些實施例中，藉由上述的調整，使頂部閘極介電層330的摻雜的氧化矽之介電常數大於底部閘極介電層310包括的材料之介電常數。在底部閘極介電層310包括的材料為氧化矽的實施例中，頂部閘極介電層330包括的摻雜的氧化矽之介電常數可為約4.5和約7.0的範圍內。
在一些實施例中，在熱氧化製程中可形成氧化層1100在基材300上。氧化層1100可包括氧化矽或摻雜的氧化矽，取決於形成保護層900的製程或離子佈植製程1000的操作參數。在離子佈植製程1000中，當基材300的頂表面未佈植入摻雜物時，氧化層1100可為氧化矽。反之亦然，當基材300的頂表面受到離子佈植製程1000影響而具有摻雜物時，氧化層1100可為摻雜的氧化矽。
請參閱第12圖，形成頂部閘極導電層340在溝渠500內，並且頂部閘極導電層340堆疊在底部閘極導電層320之上，其中頂部閘極介電層330介於頂部閘極導電層340與基材300之間。
請參閱第13圖，移除基材300上的氧化層1100。移除方法可包括蝕刻製程（例如乾式蝕刻製程或是濕式蝕刻製程、研磨製程（例如化學機械研磨（chemical mechanical polishing, CMP）製程）、其他合適的技術、或上述之組合。
請參閱第14圖，第14圖根據本揭示案的另一些實施例繪示第2圖的半導體裝置100中的凹入式閘極結構112’之截面圖。在一些實施例中，凹入式閘極結構112’實質上為半導體結構112’，因此在本文中將凹入式閘極結構112’視為半導體結構112’。
除了頂部閘極介電層330’的厚度H330’之外，第14圖的半導體結構112’基本上相同於第3圖的半導體結構112，例如頂部閘極介電層330’的材料實質上相同於頂部閘極介電層330的材料。因此，第3圖中的半導體結構112所具有的特徵皆可應用於於第14圖中的半導體結構112’，因此不再贅述。
第14圖的半導體結構112’和第3圖的半導體結構112之間的差別僅在於頂部閘極介電層330’的厚度H330’。頂部閘極介電層330’的厚度H330’可相似於底部閘極介電層310的厚度H310，例如頂部閘極介電層330’的厚度H330’比底部閘極介電層310的厚度H310之比值為約1.00和約1.25的範圍之間。在一些實施例中，頂部閘極介電層330’的厚度H330’比底部閘極介電層310的厚度H310之比值為約1。
半導體結構112’的形成方法可包括第4圖至第13圖的製程，並且調控製程的操作參數來達到頂部閘極介電層330’的厚度H330’。在一些實施例中，藉由調整熱氧化製程（如第11圖）的操作參數，例如縮短操作時間，以形成較薄的頂部閘極介電層330’。
綜觀第3圖與第14圖而言，當頂部閘極介電層330/330’之介電常數大於底部閘極介電層310之介電常數時，可基於產品設計或製程條件來調控頂部閘極介電層330/330’的厚度，並且仍可減少漏電發生的可能性。結合第3圖與第14圖，頂部閘極介電層330/330’的厚度比底部閘極介電層310的厚度H310之比值為約1和約2的範圍內。
請參閱第15圖，第15圖根據本揭示案的另一些實施例繪示第2圖的半導體裝置100中的凹入式閘極結構112”之截面圖。在一些實施例中，於凹入式閘極結構112”實質上為半導體結構112”，因此在本文中將凹入式閘極結構112”視為半導體結構112”。
除了頂部閘極介電層330”包括的材料之外，第15圖的半導體結構112”基本上相同於第3圖的半導體結構112，例如頂部閘極介電層330”的厚度H330”實質上相同於頂部閘極介電層330的厚度H330。因此，第3圖中的半導體結構112所具有的特徵皆可應用於第15圖中的半導體結構112”，因此不再贅述。
第15圖的半導體結構112”和第3圖的半導體結構112之間的差別僅在於頂部閘極介電層330”所使用的材料。在第15圖的實施例中，頂部閘極介電層330”使用與底部閘極介電層310相同的材料，例如氧化矽、氮化矽、或氮氧化矽中的至少一種。在一些實施例中，頂部閘極介電層330”和底部閘極介電層310包括氧化矽。
半導體結構112”的形成方法相似於半導體112，差異在於半導體結構112”省略了保護層900與離子佈植製程1000的操作。再者，頂部閘極介電層330”的形成可使用CVD製程、ALD製程、氧電漿氧化製程、熱氧化製程、或其他合適的技術。雖然頂部閘極介電層330”使用與底部閘極介電層310相同的材料，但是形成的厚度H330”比底部閘極介電層310的厚度H310較厚，藉此減少漏電發生的可能性。頂部閘極介電層330”的厚度H330”比底部閘極介電層310的厚度H310之比值為約1.25和約2的範圍內。
本揭示案是關於半導體結構與其形成的方法，藉由提升頂部閘極介電層的介電常數、增厚頂部閘極介電層的厚度、或上述兩者之結合，以提供較好的電性阻隔，藉此減少半導體結構內部漏電之現象。除此之外，由於頂部閘極介電層的介電常數維持在約4.5到約7.0之間，並無過度提升，因此不會對半導體結構的效能產生影響。
以上概略說明了本揭示案數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭示案可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構並未脫離本發明之精神及保護範圍內，且可在不脫離本揭示案之精神及範圍內，可作更動、替代與修改。
100:半導體裝置
110:字元線結構
112:凹入式閘極結構/半導體結構
112’:凹入式閘極結構/半導體結構
112”:凹入式閘極結構/半導體結構
114:覆蓋層
116:介電層
120:位元線結構
130:主動區域
140:直接接觸件
150:接觸件
152:第一接觸插塞
154:第二接觸插塞
200:基材
202:隔離區域
220:第一層間介電層
230:第二層間介電層
300:基材
302:源極/汲極區
310:底部閘極介電層
310A:底部閘極介電材料
320:底部閘極導電層
320A:底部閘極導電材料
320T:頂表面
330:頂部閘極介電層
330’:頂部閘極介電層
330”:頂部閘極介電層
340:頂部閘極導電層
500:溝渠
500W:內壁
500B:底部
900:保護層
900T:頂表面
1000:離子佈植製程
1100:氧化層
D1:第一方向
D2:第二方向
D3:第三方向
H310:厚度
H330:厚度
H330’:厚度
H330”:厚度
L1:第一深度
L2:第二深度
L3:第三深度
θ:夾角
閱讀以下實施例時搭配附圖以清楚理解本揭示案的觀點。應注意的是，根據業界的標準做法，各種特徵並未按照比例繪製。事實上，為了能清楚地討論，各種特徵的尺寸可能任意地放大或縮小。
第1圖根據本揭示案的一些實施例繪示半導體裝置之配置圖。
第2圖根據本揭示案的一些實施例繪示半導體裝置沿第1圖剖線A-A之截面圖。
第3圖根據本揭示案的一些實施例繪示第2圖的半導體裝置中的半導體結構之截面圖。
第4圖至第13圖根據本揭示案的一些實施例繪示形成第3圖的半導體結構的各製程階段之截面圖。
第14圖根據本揭示案的另一些實施例繪示第2圖的半導體裝置中的半導體結構之截面圖。
第15圖根據本揭示案的另一些實施例繪示第2圖的半導體裝置中的半導體結構之截面圖。
國內寄存資訊（請依寄存機構、日期、號碼順序註記）
無
國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記）
無
112:凹入式閘極結構/半導體結構
300:基材
302:源極/汲極區
310:底部閘極介電層
320:底部閘極導電層
320T:頂表面
330:頂部閘極介電層
340:頂部閘極導電層
H310:厚度
H330:厚度
L1:第一深度
L2:第二深度
Claims (4)
- 一種形成半導體結構的方法，包括：形成一溝渠在一基材中；形成一底部閘極介電層在該溝渠的內壁上；形成一底部閘極導電層在該溝渠內，其中該底部閘極介電層介於該底部閘極導電層與該基材之間；形成一保護層在該底部閘極導電層的頂表面上；進行一離子佈植製程，以使該溝渠的內壁包括一摻雜物；在該離子佈植製程之後，進行一熱氧化製程以形成一摻雜的氧化矽在該溝渠的內壁內；在該熱氧化製程之後，移除該保護層；以及形成一頂部閘極導電層在該溝渠內，並堆疊在該底部閘極導電層之上，其中該摻雜的氧化矽介於該頂部閘極導電層與該基材之間。
- 如請求項1所述之形成半導體結構的方法，其中該摻雜物包括氮、氟、或砷。
- 如請求項1所述之形成半導體結構的方法，其中該摻雜的氧化矽之厚度比該底部閘極介電層之厚度的比值約1和約2的範圍之間。
- 如請求項1所述之形成半導體結構的方法，其中該離子佈植製程的入射角度傾斜於該基材的頂表面。
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|---|---|---|---|
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