CN115411096A - 半导体结构与其形成方法 - Google Patents

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Abstract

一种半导体结构包括基材、形成于基材内的底部栅极导电层、形成于基材内并堆叠在底部栅极导电层上的顶部栅极导电层、形成于底部栅极导电层与基材之间的底部栅极栅极介电层、形成于顶部栅极导电层与基材之间的顶部栅极介电层。顶部栅极介电层的厚度大于底部栅极介电层的厚度。半导体结构也包括数个源极/汲极区，形成于基材内并位于顶部栅极导电层的相对两侧。借由提升顶部栅极介电层的介电常数、增厚顶部栅极介电层的厚度、或上述两者的结合，以提供较好的电性阻隔，借此减少半导体结构产生漏电的现象。

Description

半导体结构与其形成方法
技术领域
本发明是关于一种半导体结构与其形成方法，特别是关于一种凹入式栅极(recessed gate)结构与其形成方法。
背景技术
随着科技进步，动态随机存取内存(DRAM)变得更加高度整合，并借由DRAM内的半导体结构的间距(pitch)的缩短提升了DRAM效能。由于尺寸的缩小，使得半导体结构在关闭状态(off-state)下易发生漏电现象，例如栅极引发汲极漏电(gate induced drainleakage,GIDL)。
因此，减少半导体结构产生漏电现象成为一个重要的课题。
发明内容
根据本发明的一些实施例，一种半导体结构包括基材、形成于基材内的底部栅极导电层、形成于基材内并堆叠在底部栅极导电层上的顶部栅极导电层、形成于底部栅极导电层与基材之间的底部栅极介电层、形成于顶部栅极导电层与基材之间的顶部栅极介电层。顶部栅极介电层的厚度大于底部栅极介电层的厚度。半导体结构也包括数个源极/汲极区，形成于基材内并位于顶部栅极导电层的相对两侧。
在一些实施例中，顶部栅极介电层的厚度比底部栅极介电层的厚度的比值为约1.25和约2.00的范围之间。
在一些实施例中，顶部栅极介电层与底部栅极介电层包括相同材料。
在一些实施例中，顶部栅极介电层包括掺杂的氧化硅。
在一些实施例中，掺杂的氧化硅包括氮、氟、或砷。
根据本发明的一些实施例，一种半导体结构包括基材、形成于基材内的底部栅极导电层、以及形成于基材内并堆叠在底部栅极导电层上的顶部栅极导电层。半导体结构也包括形成于底部栅极导电层与基材之间的底部栅极介电层，其中底部栅极介电层包括第一材料。半导体结构也包括形成于顶部栅极导电层与基材之间的顶部栅极介电层，其中顶部栅极介电层包括第二材料。第二材料的介电常数大于第一材料的介电常数。半导体结构也包括数个源极/汲极区，形成于基材内并位于顶部栅极导电层的相对两侧。
在一些实施例中，第二材料的介电常数为约4.5和约7.0的范围内。
在一些实施例中，顶部栅极介电层的厚度比底部栅极介电层的厚度的比值为约1和约2的范围内。
在一些实施例中，顶部栅极导电层具有的功函数小于底部栅极导电层具有的功函数。
根据本发明的一些实施例，一种形成半导体结构的方法包括形成沟渠在基材中、形成底部栅极介电层在沟渠的内壁上、形成底部栅极导电层在沟渠内，其中底部栅极介电层介于底部栅极导电层与基材之间。方法也包括形成保护层在底部栅极导电层的顶表面上、进行离子注入工艺以使沟渠的内壁包括掺杂物、在离子注入工艺之后进行热氧化工艺以形成掺杂的氧化硅在沟渠的内壁内、在热氧化工艺之后移除保护层、以及形成顶部栅极导电层在沟渠内。顶部栅极导电层堆叠在底部栅极导电层之上，其中掺杂的氧化硅介于顶部栅极导电层与基材之间。
在一些实施例中，掺杂物包括氮、氟、或砷。
在一些实施例中，掺杂的氧化硅的厚度比底部栅极介电层的厚度的比值约1和约2的范围之间。
在一些实施例中，离子注入工艺的入射角度倾斜于该基材的顶表面。
本发明是关于半导体结构与其形成的方法。借由提升顶部栅极介电层的介电常数、增厚顶部栅极介电层的厚度、或上述两者的结合，以提供较好的电性阻隔，借此减少半导体结构产生漏电的现象。
附图说明
阅读以下实施例时搭配附图以清楚理解本发明的观点。应注意的是，根据业界的标准做法，各种特征并未按照比例绘制。事实上，为了能清楚地讨论，各种特征的尺寸可能任意地放大或缩小。
图1根据本发明的一些实施例绘示半导体装置的配置图。
图2根据本发明的一些实施例绘示半导体装置沿图1剖线A-A的截面图。
图3根据本发明的一些实施例绘示图2的半导体装置中的半导体结构的截面图。
图4至图13根据本发明的一些实施例绘示形成图3的半导体结构的各工艺阶段的截面图。
图14根据本发明的另一些实施例绘示图2的半导体装置中的半导体结构的截面图。
图15根据本发明的另一些实施例绘示图2的半导体装置中的半导体结构的截面图。
【符号说明】
100:半导体装置
110:字元线结构
112:凹入式栅极结构/半导体结构
112’:凹入式栅极结构/半导体结构
112”:凹入式栅极结构/半导体结构
114:覆盖层
116:介电层
120:位元线结构
130:主动区域
140:直接接触件
150:接触件
152:第一接触插塞
154:第二接触插塞
200:基材
202:隔离区域
220:第一层间介电层
230:第二层间介电层
300:基材
302:源极/汲极区
310:底部栅极介电层
310A:底部栅极介电材料
320:底部栅极导电层
320A:底部栅极导电材料
320T:顶表面
330:顶部栅极介电层
330’:顶部栅极介电层
330”:顶部栅极介电层
340:顶部栅极导电层
500:沟渠
500W:内壁
500B:底部
900:保护层
900T:顶表面
1000:离子注入工艺
1100:氧化层
D1:第一方向
D2:第二方向
D3:第三方向
H310:厚度
H330:厚度
H330’:厚度
H330”:厚度
L1:第一深度
L2:第二深度
L3:第三深度
θ:夹角
具体实施方式
当一个元件被称为“在…上”时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为“直接在”另一元件，它是不能有其他元件存在于两者的中间。如本文所用，词汇“及/或”包含了列出的关联项目中的一个或多个的任何组合。
在本发明中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的一第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。
关于本发明中所使用的“约”一般通常指数值的误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分五之以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”所表示的误差或范围。
请参阅图1，图1根据本发明的一些实施例绘示半导体装置100的配置图。半导体装置100可包括数个字元线(word line)结构110沿第一方向D1延伸，并且相邻的字元线结构110以等距离沿第二方向D2排列相隔开。数个位元线(bit line)结构120沿第二方向D2延伸，并且配置在字元线结构110之上与字元线结构110交错。同样地，相邻的位元线结构120以等距离沿第一方向D1相隔开并彼此平行。
半导体结构包括数个主动区域(active area)130，其中主动区域130具有一短轴和一长轴。在一些实施例中，主动区域130的长轴与第一方向D1有夹角θ，即主动区域130的长轴沿第三方向D3延伸。除此之外，位元线结构120可以通过直接接触件(direct contact)140与主动区域130相连。每一个主动区域130可电性连接一个直接接触件140。
数个接触件150形成在主动区域130的长轴两端，并介于两两相邻的字元线结构110之间。在一些实施例中，接触件150沿第一方向D1彼此隔开。接触件150可电性连接储存节点/电容器(未绘示)的下电极至相对应的主动区域130。单个主动区域130可电性连接两个接触件150。
请参阅图2，图2根据本发明的一些实施例绘示半导体装置100沿图1剖线A-A的截面图。半导体装置100包括基材200，其中基材200具有主动区域130以及将主动区域130隔开的数个隔离区域202。
基材200可包括硅，例如结晶硅、多晶硅、或无晶硅。基材200可包括元素半导体，例如锗(Ge)。基材200可包括合金半导体，例如硅锗(SiGe)、碳化硅磷(SiPC)、磷化砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟镓(GaInAs)、磷化镓铟(GaInP)、镓铟磷化物(GaInAsP)、或其他合适的材料。基材200可包括化合物半导体，例如碳化硅(SiC)、磷化硅(SiP)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、氧化锌(ZnO)、硒化锌(ZnSe)、硫化锌(ZnS)、碲化锌(ZnTe)，硒化镉(CdSe)、硫化镉(CdS)、碲化镉(CdTe)、或其他合适的材料。
除此之外，基材200可以是绝缘体上半导体(semiconductor-on-insulator)基材，例如绝缘体上硅(silicon-on-insulator,SOI)基材或是绝缘体上锗(germanium-on-insulator,GeOI)基材。绝缘体上半导体基材可由氧注入分离(separation byimplantation of oxygen)技术、晶片键合(wafer bonding)技术、其他合适的技术，或上述的组合制成。
隔离区域202的材料可包括氧化硅(silicon oxide)、氮化硅(silicon nitride)、和氮氧化硅(silicon oxynitride)以上三者中的至少一者。隔离区域202可为单层或多层结构。举例来说，隔离区域202可包括氧化硅和氮化硅。在一些实施例中，可借由浅沟渠绝缘(shallow trench isolation,STI)工艺形成隔离区域202。
如图2所示，半导体装置100的数个字元线结构110形成在基材200内，其中字元线结构110具有凹入式栅极结构112(稍后讨论)、设置在凹入式栅极结构112上的覆盖层114、以及介于基材200与覆盖层114之间的介电层116。覆盖层114的材料可包括氧化硅、氮化硅、氮氧化硅。在一些实施例中，覆盖层114的材料包括氮化硅。介电层116的材料可包括氧化硅、氮化硅、氮氧化硅、高介电常数材料(例如，氧化铪(HfO2)、氧化锆(ZrO2)、或五氧化二钽(Ta2O5))中的至少一种。
继续参阅图2，基材200上方可依次设置为第一层间介电层220和第二层间介电层230。在一些实施例中，位元线结构120设置在第二层间介电层230中，而直接接触件140设置于第一层间介电层220中，位元线结构120电性连接直接接触件140。因此，位元线结构120可通过直接接触件140电性连接基材200的主动区域130。
半导体装置100的接触件150可包括第一接触插塞152和第二接触插塞154，其中第二接触插塞154位于第一接触插塞152上方，并且彼此电性连接。第二接触插塞154通过第一接触插塞152，可电性连接储存节点/电容器(未绘示)的下电极至对应的主动区域130。在一些实施例中，第一接触插塞152为埋入式接触件(buried contact)。在一些实施例中，第二接触插塞154为着陆垫(landing pad)。
图1和图2仅作为例示性说明，图标中所呈现的结构、形貌、或配置不应为本发明的限制。
请参阅图3，图3根据本发明的一些实施例绘示图2的半导体装置100中的凹入式栅极结构112的截面图。在一些实施例中，凹入式栅极结构112实质上为半导体结构112，因此在本文中将凹入式栅极结构112视为半导体结构112。
如图3所示，半导体结构112包括基材300。基材300实质上等同于图2中的基材200，尤其是基材200的主动区域130，因此在此不重复说明。在一些实施例中，基材300可进行离子注入工艺以掺杂N型或P型掺杂物。在一些实施例中，借由掺杂N型或P型掺杂物至基材300中可形成源极/汲极区302，其中源极/汲极区302在基材300的第一深度L1的范围内。
半导体结构112包括形成在基材300内的底部栅极介电层310和底部栅极导电层320，其中底部栅极介电层310介于底部栅极导电层320和基材300之间。在一些实施例中，底部栅极介电层310包覆底部栅极导电层320的侧壁和底表面。底部栅极导电层320的顶表面320T位于基材300的第二深度L2，其中第二深度L2大于第一深度L1。换言之，底部栅极导电层320整体设置在源极/汲极区302的下方位置。
半导体结构112包括形成在基材300内的顶部栅极介电层330和顶部栅极导电层340，其中顶部栅极介电层330介于顶部栅极导电层340和基材300之间。在一些实施例中，顶部栅极介电层330包覆顶部栅极导电层340的侧壁。
顶部栅极导电层340堆叠在底部栅极导电层320的顶表面320T上，并且顶部栅极导电层340的高度与第二深度L2大致上相同。由于第二深度L2大于第一深度L1，顶部栅极导电层340在基材300的位置部分地重叠源极/汲极区302在基材300的位置。在一实施例中，源极/汲极区302位于顶部栅极导电层340的相对两侧。
在一些实施例中，底部栅极导电层320可选择具有较高功函数的材料，而顶部栅极导电层340可选择具有较低功函数的材料。例如，底部栅极导电层320可包括P型掺杂多晶硅、钛(Ti)、钨(W)、钽(Ta)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钨硅(WSiN)、其他合适的材料、或上述的组合。顶部栅极导电层340的材料例子可包括N型掺杂多晶硅、砷掺杂多晶硅、磷掺杂多晶硅、钛(Ti)、钨(W)、钽(Ta)、氮化锆(ZrN)。
借由材料的选择，使顶部栅极导电层340具有的功函数小于底部栅极导电层320的功函数。除此之外，顶部栅极导电层340的功函数和底部栅极导电层320的功函数之间的差值可为约0.2电子伏特(eV)到约1.5eV之间。在一些实施例中，顶部栅极导电层340具有的功函数和底部栅极导电层320的功函数之间的差值可为约0.4eV。
底部栅极介电层310具有厚度H310，顶部栅极介电层330具有厚度H330，其中顶部栅极介电层330的厚度H330大于底部栅极介电层310的厚度H310。顶部栅极介电层330的厚度H330比底部栅极介电层310的厚度H310的比值为约1.25和约2.00的范围之间，例如1.25、1.50、1.75、或2.00。在一些实施例中，顶部栅极介电层330的厚度H330比底部栅极介电层310的厚度H310的比值为约1.50。
在一些实施例中，底部栅极介电层310的厚度H310可为约3纳米和约6纳米之间，而顶部栅极介电层330具有厚度H330可为约5纳米和约8纳米之间。
在图3所示的实施例中，顶部栅极介电层330包括的材料异于底部栅极介电层310包括的材料。底部栅极介电层310的材料可选自氧化硅、氮化硅、或氮氧化硅中至少一种。在一些实施例中，底部栅极介电层310可包括氧化硅。顶部栅极介电层330的材料可选自氧化硅、掺杂的氧化硅、氮化硅、或氮氧化硅中至少一种。在一些实施例中，顶部栅极介电层330可包括经掺杂的氧化硅，其中掺杂的氧化硅可包括氮(N)、氟(F)、或砷(As)。
借由材料的选择，使顶部栅极介电层330包括的材料的介电常数大于底部栅极介电层310包括的材料的介电常数。在底部栅极介电层310包括的材料的介电常数为约4的实施例中，顶部栅极介电层330包括的材料的介电常数可为约4.5和约7.0的范围内。
图4至图13根据本发明的一些实施例绘示形成图3的半导体结构112的各工艺阶段的截面图。应注意的是，当图4至图13绘示或描述成一系列的操作或事件时，这些操作或事件的描述顺序不应受到限制。例如，部分操作或事件可采取与本发明不同的顺序、部分操作或事件可同时发生、部分操作或事件可以不须采用、及/或部分操作或事件可重复进行。并且，实际的工艺可能须在形成半导体结构112之前、过程中、或之后进行额外的操作步骤以完整形成半导体结构112。因此，本发明可能将简短地说明其中一些额外的操作步骤。再者，除非额外说明，否则图4到图13谈论到的相同的说明可直接应用至其他图片上。
请参阅图4，准备基材300。基材300实质上等同于图2中的基材200，尤其是基材200的主动区域130，因此在此不重复说明。基材300可借由掺杂N型或P型掺杂物至基材300中以形成源极/汲极区302，其中源极/汲极区302在基材300的第一深度L1的范围内。
请参阅图5，形成沟渠500在基材300中。在一些实施例中，沟渠500的形成包括在基材300上形成图案化遮罩(未绘出)，接着使用适当的蚀刻剂以蚀刻基材300并形成沟渠500。沟渠500具有第三深度L3，第三深度L3大于第一深度L1。在一些实施例中，第三深度L3介于在100纳米(nm)至600nm之间，但本揭露并不限于此。
请参阅图6，形成底部栅极介电材料310A在沟渠500的内壁500W和底部500B上。在一些实施例中，底部栅极介电材料310A保形地覆盖沟渠500的内壁500W和底部500B。底部栅极介电材料310A的材料可包括氧化硅、氮化硅、或氮氧化硅。底部栅极介电材料310A可以是单层或是多层结构。举例来说，具有双层结构的底部栅极介电材料310A可包括氧化硅和氮化硅，但本揭露并不限于此。形成底部栅极介电材料310A在沟渠500的内壁500W和底部500B上的方法可包括使用CVD工艺、ALD工艺、氧等离子体氧化(oxygen plasma oxidation)工艺、热氧化(thermal oxidation)工艺、或其他合适的技术。
请参阅图7，形成底部栅极导电材料320A在沟渠500中。具体来说，底部栅极导电材料320A形成在底部栅极介电材料310A上，使底部栅极介电材料310A介于底部栅极导电材料320A和基材300之间。在一些实施例中，底部栅极导电材料320A包括半导体材料、金属、金属氮化物、金属硅化物、其他合适的材料、或上述的组合。举例来说，底部栅极导电材料320A可包括P型掺杂多晶硅、钛(Ti)、钨(W)、钽(Ta)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钨硅(WSiN)、其他合适的材料、或上述的组合。可使用CVD工艺、ALD工艺、物理气相沉积(physical vapor deposition,PVD)工艺、或其他合适的工艺来形成底部栅极导电材料320A。
请参照图8，从沟渠500中，移除底部栅极介电材料310A的一部分和底部栅极导电材料320A的一部分，借此形成底部栅极介电层310和底部栅极导电层320。在一实施例中，底部栅极导电层320的顶表面320T位于基材300的第二深度L2，其位置低于源极/汲极区302所在的第一深度L1位置。换言之，由于第二深度L2大于第一深度L1，底部栅极导电层320位在源极/汲极区302的下方。
请参照图9，形成保护层900在底部栅极导电层320的顶表面320T上。在如图9所示的实施例中，保护层900覆盖底部栅极介电层310和底部栅极导电层320，避免底部栅极介电层310和底部栅极导电层320暴露于沟渠500中。保护层900的顶表面900T低于源极/汲极区302所在的第一深度L1位置。在后续离子注入工艺中，保护层900可对覆盖的区域提供保护作用，并且保护层900于离子注入工艺之后移除。
保护层900的厚度取决于L1和L2(图3)之间的差值。在一些实施例中，保护层900具有厚度约1纳米和约50纳米之间。如果保护层900的厚度小于上述的下限值，则保护层则无法在后续离子注入工艺提供保护作用。若保护层900的厚度大于上述的上限值，则保护层900可能会覆盖住过多的沟渠500的内壁500W，使后续形成的顶部栅极介电层330的长度小于第一深度L1，而产生漏电的可能。
保护层900的形成方式包括保形沉积保护层材料(未绘出)在沟渠的内壁500W、底部栅极导电层320的顶表面320T以及基材300上；随后，移除垂直面(例如，沟渠500的内壁500W)的保护层材料以暴露出沟渠500的内壁500W。在一些实施例中，移除保护层材料也包括移除基材300上的保护层材料，故基材300上无保护层材料，如图9所示。在另一些实施例中，基材300的顶表面上可具有保护层材料(未绘出)。
请参阅图10，进行离子注入工艺1000，以使沟渠500的内壁500W具有掺杂物。在未受保护层900覆盖的区域因离子注入工艺1000而具有掺杂物，例如位在保护层900的顶表面900T上方的内壁500W因离子注入工艺1000而具有掺杂物。掺杂物可包括氮(N)、氟(F)、或砷(As)。在一些实施例中，离子注入工艺1000的入射角度为倾斜于基材300的顶表面以使掺杂物可注入至沟渠500的内壁500W之中。
请参阅图11，在离子注入工艺1000之后，进行热氧化工艺以形成顶部栅极介电层330在沟渠500的内壁500W上，其中顶部栅极介电层330包括掺杂的氧化硅。借由调整热氧化工艺参数，使顶部栅极介电层330的厚度H330大于底部栅极介电层310的厚度H310。例如，顶部栅极介电层330的厚度H330比底部栅极介电层310的厚度H310增加约25％至100％之间，例如增加了约25％、50％、75％、或100％。在一些实施例中，顶部栅极介电层330的厚度H330比底部栅极介电层310的厚度H310增加约50％。
可借由掺杂物的种类、掺杂物的浓度、或其他操作参数来调控掺杂的氧化硅的特性，特性包括掺杂的氧化硅的介电常数。在一些实施例中，借由上述的调整，使顶部栅极介电层330的掺杂的氧化硅的介电常数大于底部栅极介电层310包括的材料的介电常数。在底部栅极介电层310包括的材料为氧化硅的实施例中，顶部栅极介电层330包括的掺杂的氧化硅的介电常数可为约4.5和约7.0的范围内。
在一些实施例中，在热氧化工艺中可形成氧化层1100在基材300上。氧化层1100可包括氧化硅或掺杂的氧化硅，取决于形成保护层900的工艺或离子注入工艺1000的操作参数。在离子注入工艺1000中，当基材300的顶表面未注入入掺杂物时，氧化层1100可为氧化硅。反之亦然，当基材300的顶表面受到离子注入工艺1000影响而具有掺杂物时，氧化层1100可为掺杂的氧化硅。
请参阅图12，形成顶部栅极导电层340在沟渠500内，并且顶部栅极导电层340堆叠在底部栅极导电层320之上，其中顶部栅极介电层330介于顶部栅极导电层340与基材300之间。
请参阅图13，移除基材300上的氧化层1100。移除方法可包括蚀刻工艺(例如干式蚀刻工艺或是湿式蚀刻工艺、研磨工艺(例如化学机械研磨(chemical mechanicalpolishing,CMP)工艺)、其他合适的技术、或上述的组合。
请参阅图14，图14根据本发明的另一些实施例绘示图2的半导体装置100中的凹入式栅极结构112’的截面图。在一些实施例中，凹入式栅极结构112’实质上为半导体结构112’，因此在本文中将凹入式栅极结构112’视为半导体结构112’。
除了顶部栅极介电层330’的厚度H330’之外，图14的半导体结构112’基本上相同于图3的半导体结构112，例如顶部栅极介电层330’的材料实质上相同于顶部栅极介电层330的材料。因此，图3中的半导体结构112所具有的特征皆可应用于于图14中的半导体结构112’，因此不再赘述。
图14的半导体结构112’和图3的半导体结构112之间的差别仅在于顶部栅极介电层330’的厚度H330’。顶部栅极介电层330’的厚度H330’可相似于底部栅极介电层310的厚度H310，例如顶部栅极介电层330’的厚度H330’比底部栅极介电层310的厚度H310的比值为约1.00和约1.25的范围之间。在一些实施例中，顶部栅极介电层330’的厚度H330’比底部栅极介电层310的厚度H310的比值为约1。
半导体结构112’的形成方法可包括图4至图13的工艺，并且调控工艺的操作参数来达到顶部栅极介电层330’的厚度H330’。在一些实施例中，借由调整热氧化工艺(如图11)的操作参数，例如缩短操作时间，以形成较薄的顶部栅极介电层330’。
综观图3与图14而言，当顶部栅极介电层330/330’的介电常数大于底部栅极介电层310的介电常数时，可基于产品设计或工艺条件来调控顶部栅极介电层330/330’的厚度，并且仍可减少漏电发生的可能性。结合图3与图14，顶部栅极介电层330/330’的厚度比底部栅极介电层310的厚度H310的比值为约1和约2的范围内。
请参阅图15，图15根据本发明的另一些实施例绘示图2的半导体装置100中的凹入式栅极结构112”的截面图。在一些实施例中，于凹入式栅极结构112”实质上为半导体结构112”，因此在本文中将凹入式栅极结构112”视为半导体结构112”。
除了顶部栅极介电层330”包括的材料之外，图15的半导体结构112”基本上相同于图3的半导体结构112，例如顶部栅极介电层330”的厚度H330”实质上相同于顶部栅极介电层330的厚度H330。因此，图3中的半导体结构112所具有的特征皆可应用于图15中的半导体结构112”，因此不再赘述。
图15的半导体结构112”和图3的半导体结构112之间的差别仅在于顶部栅极介电层330”所使用的材料。在图15的实施例中，顶部栅极介电层330”使用与底部栅极介电层310相同的材料，例如氧化硅、氮化硅、或氮氧化硅中的至少一种。在一些实施例中，顶部栅极介电层330”和底部栅极介电层310包括氧化硅。
半导体结构112”的形成方法相似于半导体112，差异在于半导体结构112”省略了保护层900与离子注入工艺1000的操作。再者，顶部栅极介电层330”的形成可使用CVD工艺、ALD工艺、氧电浆氧化工艺、热氧化工艺、或其他合适的技术。虽然顶部栅极介电层330”使用与底部栅极介电层310相同的材料，但是形成的厚度H330”比底部栅极介电层310的厚度H310较厚，借此减少漏电发生的可能性。顶部栅极介电层330”的厚度H330”比底部栅极介电层310的厚度H310的比值为约1.25和约2的范围内。
本发明是关于半导体结构与其形成的方法，借由提升顶部栅极介电层的介电常数、增厚顶部栅极介电层的厚度、或上述两者的结合，以提供较好的电性阻隔，借此减少半导体结构内部漏电的现象。除此之外，由于顶部栅极介电层的介电常数维持在约4.5到约7.0之间，并无过度提升，因此不会对半导体结构的效能产生影响。
以上概略说明了本发明数个实施例的特征，使本领域技术人员对于本发明可更为容易理解。任何本领域技术人员应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本发明实施例的目的及/或获得相同的优点。任何本领域技术人员也可理解与上述等同的结构并未脱离本发明的精神及保护范围内，且可在不脱离本发明的精神及范围内，可作更动、替代与修改。

Claims (13)

1.一种半导体结构，其特征在于，包括：
基材；
底部栅极导电层，形成于该基材内；
顶部栅极导电层，形成于该基材内并堆叠在该底部栅极导电层上；
底部栅极介电层，形成于该底部栅极导电层与该基材之间；
顶部栅极介电层，形成于该顶部栅极导电层与该基材之间，其中该顶部栅极介电层的厚度大于该底部栅极介电层的厚度；以及
复数个源极/汲极区，形成于该基材内并位于该顶部栅极导电层的相对两侧。
2.根据权利要求1所述的半导体结构，其中该顶部栅极介电层的厚度比该底部栅极介电层的厚度的比值为约1.25和约2.00的范围之间。
3.根据权利要求1所述的半导体结构，其中该顶部栅极介电层与该底部栅极介电层包括相同材料。
4.根据权利要求1所述的半导体结构，其中该顶部栅极介电层包括掺杂的氧化硅。
5.根据权利要求4所述的半导体结构，其中该掺杂的氧化硅包括氮、氟、或砷。
6.一种半导体结构，其特征在于，包括：
基材；
底部栅极导电层，形成于该基材内；
顶部栅极导电层，形成于该基材内并堆叠在该底部栅极导电层上；
底部栅极介电层，形成于该底部栅极导电层与该基材之间，并且该底部栅极介电层包括第一材料；
顶部栅极介电层，形成于该顶部栅极导电层与该基材之间，并且该顶部栅极介电层包括第二材料，其中该第二材料异于该第一材料，并且该第二材料的介电常数大于该第一材料的介电常数；以及
复数个源极/汲极区，形成于该基材内并位于该顶部栅极导电层的相对两侧。
7.根据权利要求6所述的半导体结构，其中该第二材料的介电常数为约4.5和约7.0的范围内。
8.根据权利要求6所述的半导体结构，其中该顶部栅极介电层的厚度比该底部栅极介电层的厚度的比值为约1和约2的范围内。
9.根据权利要求6所述的半导体结构，其中该顶部栅极导电层具有的功函数小于该底部栅极导电层具有的功函数。
10.一种形成半导体结构的方法，其特征在于，包括：
形成沟渠在基材中；
形成底部栅极介电层在该沟渠的内壁上；
形成底部栅极导电层在该沟渠内，其中该底部栅极介电层介于该底部栅极导电层与该基材之间；
形成保护层在该底部栅极导电层的顶表面上；
进行离子注入工艺，以使该沟渠的内壁包括掺杂物；
在该离子注入工艺之后，进行热氧化工艺以形成掺杂的氧化硅在该沟渠的内壁内；
在该热氧化工艺之后，移除该保护层；以及
形成顶部栅极导电层在该沟渠内，并堆叠在该底部栅极导电层之上，其中该掺杂的氧化硅介于该顶部栅极导电层与该基材之间。
11.根据权利要求10所述的形成半导体结构的方法，其中该掺杂物包括氮、氟、或砷。
12.根据权利要求10所述的形成半导体结构的方法，其中该掺杂的氧化硅的厚度比该底部栅极介电层的厚度的比值约1和约2的范围之间。
13.根据权利要求10所述的形成半导体结构的方法，其中该离子注入工艺的入射角度倾斜于该基材的顶表面。
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TWI373100B (en) * 2007-05-18 2012-09-21 Nanya Technology Corp Semiconductor devices and methods for forming the same
US20160086956A1 (en) * 2013-04-30 2016-03-24 Ps5 Luxco S.A.R.L. Semiconductor device and method for manufacturing semiconductor device
TWI633648B (zh) * 2017-07-04 2018-08-21 華邦電子股份有限公司 記憶體裝置及其製造方法
US10937886B2 (en) * 2018-12-06 2021-03-02 Nanya Technology Corporation Semiconductor device with negative capacitance material in buried channel
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