TWI816113B - 半導體裝置及其方法 - Google Patents

半導體裝置及其方法 Download PDF

Info

Publication number
TWI816113B
TWI816113B TW110115401A TW110115401A TWI816113B TW I816113 B TWI816113 B TW I816113B TW 110115401 A TW110115401 A TW 110115401A TW 110115401 A TW110115401 A TW 110115401A TW I816113 B TWI816113 B TW I816113B
Authority
TW
Taiwan
Prior art keywords
fin
epitaxial source
spacer
drain region
fins
Prior art date
Application number
TW110115401A
Other languages
English (en)
Other versions
TW202207312A (zh
Inventor
沙哈吉 Ｂ 摩爾
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202207312A publication Critical patent/TW202207312A/zh
Application granted granted Critical
Publication of TWI816113B publication Critical patent/TWI816113B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

根據本發明的一些實施例，一種實施例裝置包含：第一鰭狀物，其自一隔離區域突出；第二鰭狀物，其自該隔離區域突出；一第一鰭狀物間隔件，其位於該等第一鰭狀物中之一者之一第一側壁上，該第一鰭狀物間隔件放置於該隔離區域上，該第一鰭狀物間隔件具有一第一間隔件高度；一第二鰭狀物間隔件，其位於該等第二鰭狀物中之一者之一第二側壁上，該第二鰭狀物間隔件放置於該隔離區域上，該第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度；一第一磊晶源極/汲極區域，其位於該第一鰭狀物間隔件上且位於該等第一鰭狀物中，該第一磊晶源極/汲極區域具有一第一寬度；及一第二磊晶源極/汲極區域，其位於該第二鰭狀物間隔件上且位於該等第二鰭狀物中，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度大於該第二寬度。

Description

半導體裝置及其方法
本發明實施例係有關半導體裝置及其方法。
半導體裝置用於例如個人電腦、行動電話、數位相機及其他電子設備之多種電子應用中。半導體裝置通常藉由以下操作而製作：在一半導體基板上方依序沉積絕緣或介電層、導電層及半導體材料層，且使用微影來圖案化各種材料層以在其上形成電路組件及元件。
半導體行業藉由不斷減小最小構件大小而不斷改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)之整合密度，此允許將更多組件整合至一給定區中。然而，隨著最小構件大小減小，出現應解決之額外問題。
根據本發明的一實施例，一種裝置包括：第一鰭狀物，其自一隔離區域突出；第二鰭狀物，其自該隔離區域突出；一第一鰭狀物間隔件，其位於該等第一鰭狀物中之一者之一第一側壁上，該第一鰭狀物間隔件放置於該隔離區域上，該第一鰭狀物間隔件具有一第一間隔件高度；一第二鰭狀物間隔件，其位於該等第二鰭狀物中之一者之一第二側壁上，該第二鰭狀物間隔件放置於該隔離區域上，該第二鰭狀物間隔件具有一第 二間隔件高度，該第一間隔件高度大於該第二間隔件高度；一第一磊晶源極/汲極區域，其位於該第一鰭狀物間隔件上且位於該等第一鰭狀物中，該第一磊晶源極/汲極區域具有一第一寬度；及一第二磊晶源極/汲極區域，其位於該第二鰭狀物間隔件上且位於該等第二鰭狀物中，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度大於該第二寬度。
根據本發明的另一實施例，一種裝置包括：一第一鰭狀物，其自一基板延伸；複數個第二鰭狀物，其自該基板延伸；一第一磊晶源極/汲極區域，其位於該第一鰭狀物中，該第一磊晶源極/汲極區域具有一第一寬度；一第二磊晶源極/汲極區域，其位於該等第二鰭狀物中，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度小於該第二寬度；第一鰭狀物間隔件，其位於該第一磊晶源極/汲極區域及該第一鰭狀物之第一側壁上，該等第一鰭狀物間隔件具有一第一間隔件高度；及第二鰭狀物間隔件，其位於該第二磊晶源極/汲極區域以及該等第二鰭狀物中之一者之第二側壁上，該等第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度。
根據本發明的又一實施例，一種方法包括：形成自一隔離區域突出之一第一鰭狀物及一第二鰭狀物；在該第一鰭狀物上沉積一第一介電層；在該第二鰭狀物上沉積一第二介電層；圖案化該第一介電層以毗鄰該第一鰭狀物且在該隔離區域上形成第一鰭狀物間隔件，該等第一鰭狀物間隔件具有一第一間隔件高度；圖案化該第二介電層以毗鄰該第二鰭狀物且在該隔離區域上形成第二鰭狀物間隔件，該等第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度；在該第一鰭狀物中且在該等第一鰭狀物間隔件上生長一第一磊晶源極/汲極區域， 該第一磊晶源極/汲極區域具有一第一寬度；及在該第二鰭狀物中且在該等第二鰭狀物間隔件上生長一第二磊晶源極/汲極區域，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度大於該第二寬度。
50:基板/下伏基板
50N:n型區域/區域
50NL:n型邏輯區域/邏輯區域/區域/n型區域
50NM:n型記憶體區域/記憶體區域/區域/n型區域
50P:p型區域/區域
50PL:p型邏輯區域/邏輯區域/區域/p型區域
50PM:p型記憶體區域/記憶體區域/區域/p型區域
52:鰭狀物
56:淺溝槽隔離區域
58:通道區域
62:虛設介電層
64:虛設閘極層
66:遮罩層
72:虛設介電質
74:虛設閘極
76:遮罩
80:間隔件層
80A:第一間隔件層
80B:第二間隔件層/經圖案化第二間隔件層
82:閘極間隔件
86:經輕摻雜源極/汲極區域
88:源極/汲極區域/磊晶源極/汲極區域
88A:襯層
88B:主要層
88C:飾面層
90:間隔件層
90A:第一間隔件層
90B:第二間隔件層/經圖案化第二間隔件層
92:鰭狀物間隔件/內鰭狀物間隔件/外鰭狀物間隔件
94:源極/汲極凹槽
102:接點蝕刻停止層
104:層間介電質/第一層間介電質
110:凹槽
112:閘極介電質
114:閘極電極/單層閘極電極
122:蝕刻停止層
124:第二層間介電質
126:閘極接點
128:源極/汲極接點
A-A:剖面/參考剖面
B-B:剖面/參考剖面
C-C:剖面/參考剖面
D1:第一深度/深度
D2:第二深度/深度
D3:第三深度/深度
D4:第四深度/深度
H1:第一高度/高度
H2:第二高度/高度
H3:第三高度/高度
H4:第四高度/高度
H5:高度
W1:第一寬度/寬度
W2:第二寬度/寬度
W3:第三寬度/寬度
W4:第四寬度/寬度
依據與附圖一起閱讀之以下詳細說明最佳地理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。
圖1以一個三維視圖圖解說明根據某些實施例之一FinFET之一實例。
圖2至圖17B係根據某些實施例之在FinFET之製造中之中間階段的各種視圖。
圖18A及圖18B係根據某些實施例之FinFET之各種視圖。
圖19A及圖19B係根據某些實施例之FinFET之各種視圖。
以下揭露提供用於實施本揭露之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲係限制性的。舉例而言，在以下說明中一第一構件在一第二構件上方或該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非實質上指示所論述之各種實施例及/或組態之間的一關係。
此外，諸如「在...下方」、「在...下面」、「下部」、「在...上 面」、「上部」及諸如此類之空間相對術語可為易於說明而在本文中使用以闡述如各圖中所圖解說明之一個元件或構件相對於另一(些)元件或構件之關係。該等空間相對術語意欲囊括在使用或操作中之裝置之除各圖中所繪示定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對描述語。
根據各種實施例，在一基板之不同區域中毗鄰於鰭狀物形成不同高度之鰭狀物間隔件，且在基板之不同區域中於鰭狀物中形成不同深度之源極/汲極凹槽。在源極/汲極凹槽中生長磊晶源極/汲極區域。控制鰭狀物間隔件之高度及源極/汲極凹槽之深度允許更精細地控制磊晶源極/汲極區域之寬度。可視需要在各種區域中促進及避免磊晶源極/汲極區域之合併。
圖1以一個三維視圖圖解說明根據某些實施例之經簡化鰭式場效應電晶體(FinFET)之一實例。為圖解說明清晰起見而省略FinFET(下文論述)之某些其他構件。所圖解說明FinFET可以一方式電連接或耦合以作為(舉例而言)一個電晶體或多個電晶體(諸如兩個電晶體)進行操作。
FinFET包含自一基板50延伸之鰭狀物52。淺溝槽隔離(STI)區域56放置於基板50上方，且鰭狀物52在相鄰STI區域56之間上方並自該等相鄰STI區域之間突出。儘管將STI區域56闡述/圖解說明為與基板50分開，但如本文中所使用，術語「基板」可用於指代僅半導體基板或包含隔離區域之一半導體基板。另外，儘管將鰭狀物52圖解說明為基板50之一單個連續材料，但鰭狀物52及/或基板50可包含一單個材料或複數個材料。在此內容脈絡中，鰭狀物52係指在相鄰STI區域56之間延伸之部分。
閘極介電質112係沿著鰭狀物52之側壁並位於該等鰭狀物之頂部表面上方，且閘極電極114位於閘極介電質112上方。源極/汲極區域88放置於鰭狀物52之相對於閘極介電質112及閘極電極114之對置側中。閘極間隔件82將源極/汲極區域88與閘極介電質112及閘極電極114分開。一層間介電質(ILD)104放置於源極/汲極區域88及STI區域56上方。在其中形成多個電晶體之實施例中，源極/汲極區域88可在各種電晶體之間共用。在其中自多個鰭狀物52形成一個電晶體之實施例中，可(諸如)透過藉由磊晶生長來合併源極/汲極區域88或透過利用同一源極/汲極接點來耦合源極/汲極區域88而將相鄰源極/汲極區域88電連接。
圖1進一步圖解說明數個參考剖面。剖面A-A係沿著一鰭狀物52之一縱向軸線且在(舉例而言)FinFET之源極/汲極區域88之間的一電流流動之一方向上。剖面B-B係垂直於剖面A-A且沿著一閘極電極114之一縱向軸線並在(舉例而言)垂直於FinFET之源極/汲極區域88之間的電流流動方向之一方向上。剖面C-C亦垂直於剖面A-A且延伸穿過FinFET之源極/汲極區域88。為清晰起見，後續圖參考此等參考剖面。
圖2至圖17B係根據某些實施例之在FinFET之製造中之中間階段的各種視圖。圖2、圖3及圖4係三維視圖。圖5A、圖6A、圖7A、圖12A、圖13A、圖14A、圖15A、圖16A及圖17A係沿著圖1中之參考剖面A-A圖解說明之剖面圖，惟展示三個閘極結構除外。圖5B、圖6B、圖7B、圖12B、圖13B、圖14B、圖15B、圖16B及圖17B係沿著圖1中之參考剖面B-B圖解說明之剖面圖，惟僅展示兩個鰭狀物52除外。圖8A、圖8B、圖8C、圖8D、圖9A、圖9B、圖9C、圖9D、圖10A、圖10B、圖10C、圖10D、圖11A、圖11B、圖11C及圖11D係沿著圖1中之參考剖面 C-C圖解說明之剖面圖，惟僅展示兩個鰭狀物52除外。
在圖2中，提供一基板50。基板50可為一半導體基板，諸如一塊體半導體、一絕緣體上半導體(SOI)基板或諸如此類，其可為經摻雜的(例如，用一p型或一n型摻雜物)或無摻雜的。基板50可為一晶圓，諸如一矽晶圓。一般而言，一SOI基板係形成於一絕緣體層上之一半導體材料之一層。舉例而言，絕緣體層可為一埋入式氧化物(BOX)層、一個氧化矽層或諸如此類。絕緣體層設置於一基板(通常一矽或玻璃基板)上。亦可使用諸如一多層或梯度基板之其他基板。在某些實施例中，基板50之半導體材料可包含：矽；鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含矽-鍺、砷化鎵磷化物、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷化鎵銦磷化物；或其組合。
基板50可用於形成具有一n型區域50N及一p型區域50P之CMOS裝置。n型區域50N可用於形成n型裝置，諸如NMOS電晶體，例如n型FinFET。p型區域50P可用於形成p型裝置，諸如PMOS電晶體，例如p型FinFET。n型區域50N可與p型區域50P實體上分開，且任何數目個裝置構件(例如，其他主動裝置、經摻雜區域、隔離結構等)可放置於n型區域50N與p型區域50P之間。
區域50P、50N中之裝置將經互連以形成功能積體電路。積體電路可包含邏輯裝置(例如，NAND閘、NOR閘等)與記憶體(例如，動態隨機存取記憶體(DRAM)單元、靜態隨機存取記憶體(SRAM)單元等)之一組合。區域50P、50N包含多個子區域。n型區域50N包含一n型邏輯區域50NL(其中將形成用於邏輯裝置之n型裝置)及一n型記憶體區域50NM (其中將形成用於記憶體之n型裝置)。p型區域50P包含一p型邏輯區域50PL(其中將形成用於邏輯裝置之p型裝置)及一p型記憶體區域50PM(其中將形成用於記憶體之p型裝置)。藉由互連邏輯區域50PL、50NL中之裝置而形成邏輯裝置，且藉由互連記憶體區域50PM、50NM中之裝置而形成記憶體。因此，所得積體電路包含來自區域50PL、50NL、50PM、50NM中之每一者之裝置。
鰭狀物52形成為自基板50延伸。鰭狀物52係半導體條帶。在某些實施例中，可藉由在基板50中蝕刻溝槽而在基板50中形成鰭狀物52。蝕刻可為任何可接受蝕刻製程，諸如一反應離子蝕刻(RIE)、中性射束蝕刻(NBE)、諸如此類或其一組合。蝕刻可為各向異性的。在形成之後，鰭狀物52可各自具有處於約3nm至約30nm之範圍內之一寬度，且位於同一區域50N/50P中之鰭狀物52可具有處於約20nm至約100nm之範圍內之一間距。鰭狀物52之寬度小於鰭狀物52之間距。
鰭狀物52可藉由任何適合方法來圖案化。舉例而言，鰭狀物52可使用包含雙重圖案化或多重圖案化製程之一或多個光微影製程來圖案化。一般而言，雙重圖案化或多重圖案化製程將光微影與自對準製程組合，從而允許形成具有(舉例而言)比原本可使用一單個直接光微影製程獲得之間距小的間距之圖案。舉例而言，在一項實施例中，一犧牲層形成於一基板上方且使用一光微影製程來圖案化。間隔件使用一自對準製程而在經圖案化犧牲層旁邊形成。犧牲層然後被移除，且剩餘間隔件可然後用於圖案化鰭狀物52。在某些實施例中，遮罩(或其他層)可保留在鰭狀物52上。
STI區域56形成於基板50上方且形成於相鄰鰭狀物52之 間。STI區域56圍繞鰭狀物52之下部部分放置，使得鰭狀物52之上部部分自相鄰STI區域56之間突出。換言之，鰭狀物52之上部部分延伸於STI區域56之頂部表面上面。STI區域56將毗鄰裝置之構件分開。
STI區域56可藉由任何適合方法而形成。舉例而言，一絕緣材料可形成於基板50上方且形成於相鄰鰭狀物52之間。絕緣材料可為一種氧化物(諸如氧化矽)、一種氮化物、諸如此類或其一組合，且可藉由一化學氣相沉積(CVD)製程(諸如一高密度電漿CVD(HDP-CVD)、一可流動CVD(FCVD)(例如，在一遠端電漿系統中進行一基於CVD之材料沉積並進行後固化以使其轉變為另一材料，諸如一種氧化物)、諸如此類或其一組合)而形成。可使用藉由任何可接受製程而形成之其他絕緣材料。在某些實施例中，絕緣材料係藉由FCVD而形成之氧化矽。一旦形成絕緣材料，便可執行一退火製程。在一實施例中，絕緣材料經形成使得過量絕緣材料覆蓋鰭狀物52。儘管將STI區域56圖解說明為一單個層，但某些實施例可利用多個層。舉例而言，在某些實施例中，可沿著基板50及鰭狀物52之一表面首先形成一襯層(未展示)。此後，可在襯層上方形成一填充材料，諸如上文所論述之填充材料。然後將一移除製程應用於絕緣材料以移除鰭狀物52上方之過量絕緣材料。在某些實施例中，可利用一平坦化製程，諸如一化學機械拋光(CMP)、一回蝕製程、其組合或諸如此類。平坦化製程暴露鰭狀物52，使得在平坦化製程完成之後，鰭狀物52之頂部表面與絕緣材料係共面的(在製程變化內)。在其中一遮罩保留在鰭狀物52上之實施例中，平坦化製程可暴露遮罩或移除遮罩，使得在平坦化製程完成之後，分別遮罩或鰭狀物52之頂部表面與絕緣材料係共面的(在製程變化內)。然後將絕緣材料凹陷以形成STI區域56。絕緣材料經凹陷使得在n型 區域50N中及在p型區域50P中之鰭狀物52之上部部分自絕緣材料之相鄰部分之間突出。此外，STI區域56之頂部表面可具有一平坦表面(如所圖解說明)、一凸形表面、一凹形表面(諸如碟形)或其一組合。STI區域56之頂部表面可藉由一適當蝕刻而形成為平坦的、凸形的及/或凹形的。絕緣材料可使用一可接受蝕刻製程(諸如對絕緣材料之材料具有選擇性(例如，以比鰭狀物52之材料快的一速率來蝕刻絕緣材料之材料)之可接受蝕刻製程)來凹陷。舉例而言，可使用(舉例而言)使用稀釋氫氟酸(dHF)之一種氧化物移除。
上文所闡述之製程僅係可如何形成鰭狀物52及STI區域56之一項實例。在某些實施例中，鰭狀物52可藉由一磊晶生長製程而形成。舉例而言，一介電層可形成於基板50之一頂部表面上方，且可穿過介電層而蝕刻溝槽以暴露下伏基板50。同質磊晶結構可磊晶生長於溝槽中，且介電層可經凹陷使得同質磊晶結構自介電層突出。在此等實施例中，鰭狀物52包括同質磊晶結構，且STI區域56包括介電層之其餘部分。另外，在某些實施例中，異質磊晶結構可用於鰭狀物52。舉例而言，鰭狀物52可經凹陷，且不同於鰭狀物52之一材料可磊晶生長於經凹陷材料上方。在此等實施例中，鰭狀物52包括經凹陷材料以及放置於經凹陷材料上方之經磊晶生長材料，且STI區域56包括介電層之其餘部分。在一更進一步實施例中，一介電層可形成於基板50之一頂部表面上方，且可穿過介電層而蝕刻溝槽。可然後使用不同於基板50之一材料在溝槽中磊晶生長異質磊晶結構，且介電層可經凹陷使得異質磊晶結構自介電層突出以形成鰭狀物52。在此等實施例中，鰭狀物52包括異質磊晶結構，且STI區域56包括介電層之其餘部分。在其中磊晶生長同質磊晶或異質磊晶結構之某些實施例中， 經磊晶生長材料可在生長期間被原位摻雜，此可避免先前及後續植入，儘管原位及植入摻雜可一起使用。
更進一步地，在n型區域50N(例如，一NMOS區域)中磊晶生長與在p型區域50P(例如，一PMOS區域)中磊晶生長之材料不同之一材料可為有利的。在各種實施例中，鰭狀物52之上部部分可由矽-鍺(SixGe1-x，其中x可處於0至1之範圍內)、碳化矽、純鍺或實質上純鍺、一III至V族化合物半導體、一II至VI族化合物半導體或諸如此類形成。舉例而言，用於形成III至V族化合物半導體之可用材料包含但不限於：砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵及諸如此類。
此外，適當井(未展示)可形成於鰭狀物52及/或基板50中。在某些實施例中，一p型井可形成於n型區域50N中，且一n型井可形成於p型區域50P中。在某些實施例中，p型井或一n型井形成於n型區域50N及p型區域50P兩者中。
在具有不同井類型之實施例中，可使用一光阻劑及/或其他遮罩(未展示)來達成用於n型區域50N及p型區域50P之不同植入步驟。舉例而言，一光阻劑可在n型區域50N中形成於鰭狀物52及STI區域56上方。光阻劑經圖案化以暴露p型區域50P。光阻劑可藉由使用一旋塗技術而形成且可使用可接受光微影技術來圖案化。一旦將光阻劑圖案化，便在p型區域50P中執行一n型雜質植入，且光阻劑可充當一遮罩以實質上防止n型雜質被植入至n型區域50N中。n型雜質可為被植入於區域中達到等於或小於約1018cm-3(諸如在約1016cm-3至約1018cm-3之範圍內)之一濃度之磷、砷、銻或諸如此類。在植入之後，(諸如)藉由一可接受灰化製程而移除光 阻劑。
在p型區域50P之植入之後，一光阻劑在p型區域50P中形成於鰭狀物52及STI區域56上方。光阻劑經圖案化以暴露n型區域50N。光阻劑可藉由使用一旋塗技術而形成且可使用可接受光微影技術來圖案化。一旦將光阻劑圖案化，便可在n型區域50N中執行一p型雜質植入，且光阻劑可充當一遮罩以實質上防止p型雜質被植入至p型區域50P中。p型雜質可為被植入於區域中達到等於或小於1018cm-3(諸如在約1016cm-3至約1018cm-3之範圍內)之一濃度之硼、氟化硼、銦或諸如此類。在植入之後，可(諸如)藉由一可接受灰化製程而移除光阻劑。
在n型區域50N及p型區域50P之植入之後，可執行一退火以修復植入損壞且活化被植入之p型及/或n型雜質。在某些實施例中，經生長磊晶鰭狀物材料可在生長期間被原位摻雜，此可避免植入，儘管原位及植入摻雜可一起使用。
在圖3中，一虛設介電層62形成於鰭狀物52上。虛設介電層62可為(舉例而言)氧化矽、氮化矽、其一組合或諸如此類，且可根據可接受技術而被沉積或熱生長。一虛設閘極層64形成於虛設介電層62上方，且一遮罩層66形成於虛設閘極層64上方。虛設閘極層64可沉積於虛設介電層62上方且然後(諸如)藉由一CMP而被平坦化。遮罩層66可沉積於虛設閘極層64上方。虛設閘極層64可為一導電或非導電材料且可選自包含以下各項之一群組：非晶矽、多晶體矽(多晶矽)、多晶矽-鍺(多晶SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛設閘極層64可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積或用於沉積所選擇材料之其他技術而沉積。虛設閘極層64可由自隔離區域(例如，STI區域56)及/或虛設 介電層62之蝕刻具有一高蝕刻選擇性之其他材料製成。遮罩層66可包含(舉例而言)氮化矽、氮氧化矽或諸如此類之一或多個層。在此實例中，跨越n型區域50N及p型區域50P而形成一單個虛設閘極層64及一單個遮罩層66。在所圖解說明實施例中，虛設介電層62覆蓋STI區域56，從而延伸於STI區域56上方且延伸於虛設閘極層64與STI區域56之間。在另一實施例中，虛設介電層62僅覆蓋鰭狀物52。
在圖4中，遮罩層66可使用可接受光微影及蝕刻技術來圖案化以形成遮罩76。然後可將遮罩76之圖案轉印至虛設閘極層64以形成虛設閘極74。在某些實施例中，亦藉由一可接受蝕刻技術而將遮罩76之圖案轉印至虛設介電層62以形成虛設介電質72。虛設閘極74覆蓋鰭狀物52之各別通道區域58。遮罩76之圖案可用於將虛設閘極74中之每一者與毗鄰虛設閘極74實體上分開。虛設閘極74亦可具有實質上垂直(在製程限制內)於鰭狀物52之縱向方向之一縱向方向。遮罩76可在虛設閘極74之圖案化期間被移除，或可在後續處理中被移除。
圖5A至圖17B圖解說明在FinFET之製造中之其他中間階段。圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A及圖17B可適用於n型區域50N(例如，n型邏輯區域50NL及n型記憶體區域50NM)及p型區域50P(例如，p型邏輯區域50PL及p型記憶體區域50PM)兩者。在伴隨每一圖之文字中闡述n型區域50N之結構與p型區域50P之結構之差異(若存在)。圖8A、圖9A、圖10A及圖11A適用於p型邏輯區域50PL。圖8B、圖9B、圖10B及圖11B適用於p型記憶體區域50PM。圖8C、圖9C、圖10C及圖11C適用於n型邏輯區域50NL。圖8D、圖9D、圖10D及 圖11D適用於n型記憶體區域50NM。
在圖5A及圖5B中，一或多個間隔件層80形成於虛設閘極74、遮罩76、鰭狀物52及/或STI區域56之經暴露表面上。間隔件層80由一或多種介電材料形成。可接受介電材料包含：氧化物，諸如氧化矽或氧化鋁；氮化物，諸如氮化矽；碳化物，諸如碳化矽；諸如此類；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或諸如此類。介電材料可藉由諸如化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition)(PECVD)、原子層沉積(ALD)或諸如此類之一保形沉積製程而形成。在所圖解說明實施例中，間隔件層80包含多個層，例如，一第一間隔件層80A及一第二間隔件層80B。在某些實施例中，第一間隔件層80A及第二間隔件層80B各自由碳氮氧化矽(例如，SiOxNyC1-x-y，其中x及y係處於0至1之範圍內)形成。舉例而言，第一間隔件層80A可由與第二間隔件層80B類似或不同之一組成之碳氮氧化矽形成。
此外，可執行用於經輕摻雜源極/汲極(LDD)區域86之植入。在具有不同裝置類型之實施例中，類似於針對先前所論述之井之植入，一遮罩(諸如一光阻劑)可形成於n型區域50N上方，同時暴露p型區域50P，且適當類型(例如，p型)雜質可在p型區域50P中植入至經暴露鰭狀物52中。可然後移除遮罩。隨後，一遮罩(諸如一光阻劑)可形成於p型區域50P上方，同時暴露n型區域50N，且適當類型雜質(例如，n型)可在n型區域50N中植入至經暴露鰭狀物52中。可然後移除遮罩。n型雜質可為先前所論述之n型雜質中之任一者，且p型雜質可為先前所論述之p型雜質中之任一者。LDD區域86可具有處於約1015cm-3至約1019cm-3之範圍內之一 雜質濃度。可使用一退火來修復植入損壞且活化經植入雜質。每一通道區域58放置於LDD區域86之相鄰對之間。
在圖6A及圖6B中，間隔件層80經圖案化以形成閘極間隔件82。閘極間隔件82形成於虛設閘極74之側壁及鰭狀物52之頂部表面上。可執行一可接受蝕刻製程(諸如一乾式蝕刻、一濕式蝕刻、諸如此類或其一組合)以圖案化間隔件層80。蝕刻可為各向異性的。舉例而言，可藉由以下操作而圖案化間隔件層80：使用第一間隔件層80A作為一蝕刻停止層來各向異性地蝕刻第二間隔件層80B，且然後使用經圖案化第二間隔件層80B作為一蝕刻遮罩來各向異性地蝕刻第一間隔件層80A。間隔件層80在被蝕刻時具有留在虛設閘極74之側壁上之部分(從而形成閘極間隔件82)。在蝕刻之後，閘極間隔件82可具有筆直側壁(如所圖解說明)或可具有彎曲側壁(未圖解說明)。
在圖7A及圖7B中，磊晶源極/汲極區域88形成於鰭狀物52中。磊晶源極/汲極區域88形成於鰭狀物52中，使得每一虛設閘極74放置於磊晶源極/汲極區域88之各別相鄰對之間。在某些實施例中，磊晶源極/汲極區域88可延伸至鰭狀物52中，且亦可穿透該等鰭狀物。在某些實施例中，閘極間隔件82用於將磊晶源極/汲極區域88與虛設閘極74分開一適當橫向距離，使得磊晶源極/汲極區域88不會使所得FinFET之隨後形成之閘極短路。磊晶源極/汲極區域88之材料可經選擇以在各別通道區域58中施加應力，藉此改良效能。如下文將更詳細地論述，可藉由以下操作而形成磊晶源極/汲極區域88：在鰭狀物52中蝕刻凹槽且在凹槽中磊晶生長磊晶源極/汲極區域88。
磊晶源極/汲極區域88及/或鰭狀物52可被植入有摻雜物以 形成源極/汲極區域，此類似於先前所論述之用於形成LDD區域86之製程，後續接著一退火。源極/汲極區域可具有處於約1019cm-3至約1021cm-3之範圍內之一雜質濃度。用於源極/汲極區域之n型及/或p型雜質可為先前所論述之雜質中之任一者。在某些實施例中，磊晶源極/汲極區域88可在生長期間被原位摻雜。
磊晶源極/汲極區域88可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區域88可包含襯層88A、主要層88B及飾面層88C。任何數目個半導體材料層可用於磊晶源極/汲極區域88。襯層88A、主要層88B及飾面層88C中之每一者可由不同半導體材料形成及/或可被摻雜至不同摻雜物濃度。在某些實施例中，襯層88A可具有小於主要層88B且大於飾面層88C之一摻雜物濃度。在其中磊晶源極/汲極區域88包含三個半導體材料層之實施例中，襯層88A可自鰭狀物52生長，主要層88B可自襯層88A生長，且飾面層88C可自主要層88B生長。
圖8A至圖11D圖解說明用於形成磊晶源極/汲極區域88之一製程。鰭狀物間隔件92形成於鰭狀物52之側壁上。鰭狀物間隔件92之形成經控制使得鰭狀物間隔件92在區域50PL、50NL、50PM、50NM中之每一者中具有一不同高度。在磊晶源極/汲極區域88之形成期間，鰭狀物間隔件92阻擋STI區域56之頂部表面上之磊晶生長，使得磊晶源極/汲極區域88在區域50PL、50NL、50PM、50NM中之每一者中取決於該等區域中之每一者中之對應鰭狀物間隔件92之高度而以所要形狀生長。
在圖8A至圖8D中，一或多個間隔件層90形成於鰭狀物52及STI區域56之經暴露表面上。間隔件層90由一或多種介電材料形成。可接受介電材料包含：氧化物，諸如氧化矽或氧化鋁；氮化物，諸如氮化 矽；碳化物，諸如碳化矽；諸如此類；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或諸如此類。介電材料可藉由諸如化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)或諸如此類之一保形沉積製程而形成。在某些實施例中，間隔件層90中之每一者經形成以跨越區域50PL、50NL、50PM、50NM中之每一者延伸。在某些實施例中，不同間隔件層90形成於區域50PL、50NL、50PM、50NM中之每一者中。間隔件層90可在區域50PL、50NL、50PM、50NM中之每一者中形成至一均勻厚度。在所圖解說明實施例中，間隔件層90包含多個層，例如，第一間隔件層90A及第二間隔件層90B。在某些實施例中，第一間隔件層90A及第二間隔件層90B各自由碳氮氧化矽(例如，SiOxNyC1-x-y，其中x及y係處於0至1之範圍內)形成。舉例而言，第一間隔件層90A可由與第二間隔件層90B類似或不同之一組成之碳氮氧化矽形成。
在圖9A至圖9D中，間隔件層90經圖案化以形成鰭狀物間隔件92。鰭狀物間隔件92形成於鰭狀物52之側壁及STI區域56之頂部表面上。可執行一可接受蝕刻製程(諸如一乾式蝕刻、一濕式蝕刻、諸如此類或其一組合)以圖案化間隔件層90。蝕刻可為各向異性的。舉例而言，可藉由以下操作而圖案化間隔件層90：使用第一間隔件層90A作為蝕刻停止層來各向異性地蝕刻第二間隔件層90B，且然後使用經圖案化第二間隔件層90B作為一蝕刻遮罩來各向異性地蝕刻第一間隔件層90A。間隔件層90在被蝕刻時具有留在鰭狀物52之側壁上之部分(從而形成鰭狀物間隔件92)。在蝕刻之後，鰭狀物間隔件92可具有筆直側壁(如所圖解說明)或可具有彎曲側壁(未圖解說明)。如下文將更詳細地論述，在區域50PL、50NL、50PM、50NM中之每一者中之鰭狀物間隔件92可藉由不同蝕刻製程 而形成。
鰭狀物間隔件92包含內鰭狀物間隔件92(放置於同一裝置之鰭狀物52之間)及外鰭狀物間隔件92(放置於不同裝置之鰭狀物52之間)。在所圖解說明實施例中，內鰭狀物間隔件92在圖案化之後被分開，使得暴露同一裝置之鰭狀物52之間的STI區域56。在另一實施例中，內鰭狀物間隔件92未被完全分開，使得間隔件層90之部分保留在同一裝置之鰭狀物52之間的STI區域56上方。此外，在同一區域中之內鰭狀物間隔件92與外鰭狀物間隔件92可具有不同高度(參見圖9A)或可具有相同高度(參見圖9B至圖9D)。
間隔件層90之蝕刻經控制使得鰭狀物間隔件92在區域50PL、50NL、50PM、50NM中之每一者中具有一不同高度。在鰭狀物間隔件92達到所要高度之後，可使用定時蝕刻製程來停止對間隔件層90之蝕刻。p型邏輯區域50PL中之鰭狀物間隔件92具有一第一高度H1(參見圖9A)，n型邏輯區域50NL中之鰭狀物間隔件92具有一第二高度H2(參見圖9C)，p型記憶體區域50PM中之鰭狀物間隔件92具有一第三高度H3(參見圖9B)，且n型記憶體區域50NM中之鰭狀物間隔件92具有一第四高度H4(參見圖9D)，其中該等高度根據下式而相關：H3>H4>H1>H2。具體而言，p型區域50PL、50PM中之鰭狀物間隔件92具有比n型區域50NL、50NM中之鰭狀物間隔件92高的高度，且記憶體區域50PM、50NM中之鰭狀物間隔件92具有比邏輯區域50PL、50NL中之鰭狀物間隔件92高的高度。此外，每一區域中之鰭狀物間隔件92之高度小於鰭狀物52之原始高度且大於鰭狀物52之寬度。如下文將更詳細地論述，控制鰭狀物間隔件92之高度允許較佳地控制隨後所生長源極/汲極區域之尺寸(例如，寬度、高度 等)，且亦允許控制隨後所生長源極/汲極區域是否合併。
此外，在鰭狀物52中圖案化源極/汲極凹槽94。在所圖解說明實施例中，源極/汲極凹槽94延伸至鰭狀物52中，且延伸穿過LDD區域86。源極/汲極凹槽94亦可延伸至基板50中。可藉由使用一各向異性蝕刻製程(諸如一RIE、一NBE或諸如此類)蝕刻鰭狀物52而形成源極/汲極凹槽94。返回參考圖7A，閘極間隔件82與遮罩76共同地用作一蝕刻遮罩以在用於形成源極/汲極凹槽94之蝕刻製程期間覆蓋鰭狀物52之部分。如下文將更詳細地論述，在區域50PL、50NL、50PM、50NM中之每一者中之源極/汲極凹槽94可藉由不同蝕刻製程而形成。
源極/汲極凹槽94之蝕刻經控制使得源極/汲極凹槽94在區域50PL、50NL、50PM、50NM中之每一者中具有一不同深度。在源極/汲極凹槽94達到所要深度之後，可使用定時蝕刻製程來停止對源極/汲極凹槽94之蝕刻。p型邏輯區域50PL中之源極/汲極凹槽94具有一第一深度D1(參見圖9A)，n型邏輯區域50NL中之源極/汲極凹槽94具有一第二深度D2(參見圖9C)，p型記憶體區域50PM中之源極/汲極凹槽94具有一第三深度D3(參見圖9B)，且n型記憶體區域50NM中之源極/汲極凹槽94具有一第四深度D4(參見圖9D)，其中該等深度根據下式而相關：D1<D3且D2>D4。此外，源極/汲極凹槽94經蝕刻使得p型邏輯區域50PL中之源極/汲極凹槽94之底部表面放置於鰭狀物間隔件92之頂部表面上面；n型邏輯區域50NL中之源極/汲極凹槽94之底部表面放置於STI區域56之頂部表面下面；且p型記憶體區域50PM及n型記憶體區域50NM中之源極/汲極凹槽94之底部表面放置於鰭狀物間隔件92之頂部表面下面及STI區域56之頂部表面上面。如下文將更詳細地論述，控制源極/汲極凹槽94之深度允許較佳地 控制隨後所生長源極/汲極區域之尺寸(例如，寬度、高度等)，且亦允許控制隨後所生長源極/汲極區域是否合併。
在某些實施例中，藉由同一蝕刻步驟而圖案化鰭狀物間隔件92及源極/汲極凹槽94。舉例而言，可執行一各向異性蝕刻(諸如先前所闡述之各向異性蝕刻)以既蝕刻間隔件層90(從而形成鰭狀物間隔件92)亦蝕刻鰭狀物52(從而形成源極/汲極凹槽94)。在另一實施例中，藉由不同蝕刻步驟而圖案化鰭狀物間隔件92及源極/汲極凹槽94。
可使用各種遮蔽步驟來在每一區域中依序形成鰭狀物間隔件92及源極/汲極凹槽94。在某些實施例中，在區域50PL、50NL、50PM、50NM中之每一者中之鰭狀物間隔件92及源極/汲極凹槽94藉由不同製程而單獨地形成，而區域50PL、50NL、50PM、50NM中之其他區域被遮蔽。舉例而言，一光阻劑可形成於區域50NL、50PM、50NM中之間隔件層90上方。光阻劑可經圖案化以暴露p型邏輯區域50PL中之間隔件層90。光阻劑可藉由使用一旋塗技術而形成且可使用可接受光微影技術來圖案化。一旦圖案化光阻劑，便可在p型邏輯區域50PL中執行先前所論述之蝕刻以在p型邏輯區域50PL中形成鰭狀物間隔件92及源極/汲極凹槽94，其中光阻劑充當一遮罩以實質上防止區域50NL、50PM、50NM中之蝕刻。在蝕刻之後，可(諸如)藉由一可接受灰化製程而移除光阻劑。可執行類似之遮蔽及蝕刻步驟以在區域50NL、50PM、50NM中之每一者中形成鰭狀物間隔件92及源極/汲極凹槽94。可以任何次序來處理區域50PL、50NL、50PM、50NM。
在所圖解說明實施例中，間隔件層80(參見圖5A及圖5B)不同於間隔件層90(參見圖8A及圖8B)且由不同材料形成。材料可經選擇 使得閘極間隔件82自鰭狀物間隔件92之蝕刻具有一高蝕刻選擇性。如此，用於圖案化鰭狀物間隔件92及源極/汲極凹槽94之蝕刻步驟可以比蝕刻間隔件層80之材料快之一速率來蝕刻間隔件層90之材料。在另一實施例中，形成一組間隔件層，且間隔件層經蝕刻使得其使第一部分留在虛設閘極74之側壁上(從而形成閘極間隔件82)且使第二部分留在鰭狀物52之側壁上(從而形成鰭狀物間隔件92)。換言之，閘極間隔件82可藉由用於形成鰭狀物間隔件92之同一製程而形成。
在圖10A至圖10D中，磊晶源極/汲極區域88生長於p型區域50PL、50PM中之源極/汲極凹槽94中。p型區域50PL、50PM中之磊晶源極/汲極區域88可由適合用於p型FinFET之任何可接受材料形成。舉例而言，若鰭狀物52係矽，則p型區域50PL、50PM中之磊晶源極/汲極區域88可包含在通道區域58中施加一壓縮應變之材料，諸如矽鍺、硼摻雜之矽鍺、鍺、鍺錫或諸如此類。p型區域50PL、50PM中之磊晶源極/汲極區域88可具有自鰭狀物52之各別表面凸起之表面，且可具有若干小面。在磊晶源極/汲極區域88生長於p型區域50PL、50PM中之同時，n型區域50NL、50NM可被遮蔽(例如，利用一光阻劑)，使得用於p型FinFET之磊晶源極/汲極區域88不生長於n型區域50NL、50NM中。
在圖11A至圖11D中，磊晶源極/汲極區域88生長於n型區域50NL、50NM中之源極/汲極凹槽94中。n型區域50NL、50NM中之磊晶源極/汲極區域88可由適合用於n型FinFET之任何可接受材料形成。舉例而言，若鰭狀物52係矽，則n型區域50NL、50NM中之磊晶源極/汲極區域88可包含在通道區域58中施加一拉伸應變之材料，諸如矽、碳化矽、磷摻雜之碳化矽、磷化矽或諸如此類。n型區域50NL、50NM中之磊晶源極/ 汲極區域88可具有自鰭狀物52之各別表面凸起之表面，且可具有若干小面。在磊晶源極/汲極區域88生長於n型區域50NL、50NM中之同時，p型區域50PL、50PM可被遮蔽(例如，利用一光阻劑)，使得用於n型FinFET之磊晶源極/汲極區域88不生長於p型區域50PL、50PM中。
應瞭解，可使本文中所闡述之製程變化。舉例而言，鰭狀物間隔件92、源極/汲極凹槽94及磊晶源極/汲極區域88可在其形成於第二區域(例如，n型區域50NL、50NM)中之前各自形成於第一區域(例如，p型區域50PL、50PM)中。此外，可以任何可接受次序來處理該等區域。
作為用於形成磊晶源極/汲極區域88之磊晶製程之一結果，磊晶源極/汲極區域88之上部表面具有超出鰭狀物52之表面向外橫向擴展之若干小面。此等小面可致使同一裝置之毗鄰磊晶源極/汲極區域88合併，如藉由圖11A、圖11C及圖11D圖解說明。某些毗鄰磊晶源極/汲極區域88保持為分開的，如藉由圖11B圖解說明。如下文將更詳細地論述，一晶粒之某些區域中之毗鄰磊晶源極/汲極區域88可合併，而該晶粒之其他區域中之毗鄰磊晶源極/汲極區域88可保持為分開的。鰭狀物間隔件92之高度H1至H4(上文針對圖9A至圖9D所論述)及源極/汲極凹槽94之深度D1至D4(上文針對圖9A至圖9D所論述)可有助於判定毗鄰磊晶源極/汲極區域88是合併還是保持為分開的。鰭狀物間隔件92阻擋STI區域56之頂部表面上之磊晶生長。
由於鰭狀物間隔件92在不同區域中形成至不同高度，且由於源極/汲極凹槽94在不同區域中形成至不同深度，因此磊晶源極/汲極區域88在不同區域中具有不同尺寸。具體而言，磊晶源極/汲極區域88在區域50PL、50NL、50PM、50NM中之每一者中具有不同寬度。由於不同材料 之磊晶生長之差異，因此在p型區域50PL、50PM中將鰭狀物間隔件92形成至較高高度允許磊晶源極/汲極區域88在p型區域50PL、50PM中形成至較小寬度，且在n型區域50NL、50NM中將鰭狀物間隔件92形成至較高高度允許磊晶源極/汲極區域88在n型區域50NL、50NM中形成至較大寬度。p型邏輯區域50PL中之磊晶源極/汲極區域88具有一第一寬度W1(參見圖10A)，n型邏輯區域50NL中之磊晶源極/汲極區域88具有一第二寬度W2(參見圖10C)，p型記憶體區域50PM中之磊晶源極/汲極區域88具有一第三寬度W3(參見圖10B)，且n型記憶體區域50NM中之磊晶源極/汲極區域88具有一第四寬度W4(參見圖10C)，其中該等寬度根據下式而相關：W1>W2且W4>W3。具體而言，p型邏輯區域50PL中之磊晶源極/汲極區域88具有比n型邏輯區域50NL中之磊晶源極/汲極區域88大的一寬度，且p型記憶體區域50PM中之磊晶源極/汲極區域88具有比n型記憶體區域50NM中之磊晶源極/汲極區域88小的一寬度。
由於該等區域由不同磊晶材料形成，因此針對邏輯裝置而期望與在n型區域中相比，在p型區域中與磊晶源極/汲極區域88之一接點區更大。在p型邏輯區域50PL(參見圖11A)中將磊晶源極/汲極區域88形成至比n型邏輯區域50NL(參見圖11C)中之磊晶源極/汲極區域88大的一寬度允許減小與p型邏輯區域50PL中之磊晶源極/汲極區域88之接點電阻，從而改良用於邏輯裝置之p型FinFET之效能及效率。
針對某些類型之記憶體裝置(例如，SRAM)期望形成具有未經合併磊晶源極/汲極區域88之p型FinFET及具有經合併磊晶源極/汲極區域88之n型FinFET。在p型記憶體區域50PM(參見圖11B)中將磊晶源極/汲極區域88形成至比n型記憶體區域50NM(參見圖11D)中之磊晶源極/汲 極區域88小的一寬度幫助避免p型記憶體區域50PM中之磊晶源極/汲極區域88之合併，此可允許簡化記憶體裝置佈局。因此，可減少晶片面積及製造成本。
參考圖11A及圖11C，闡述邏輯區域50PL、50NL之間的某些差異。寬度W1可處於約50nm至約90nm之範圍內，且寬度W2可處於約40nm至約80nm之範圍內，其中寬度W1大於寬度W2。在某些實施例中，寬度W1與寬度W2之比率係處於約1.05至約1.8之範圍內。作為用以形成此等磊晶源極/汲極區域88之一實例，高度H1(參見圖9A)可處於約10nm至約20nm之範圍內，且高度H2(參見圖9C)可處於約5nm至約15nm之範圍內，其中高度H1大於高度H2。類似地，深度D1(參見圖9A)可處於約30nm至約50nm之範圍內，且深度D2(參見圖9C)可處於約45nm至約65nm之範圍內，其中深度D1小於深度D2。在某些實施例中，高度H1與高度H2之比率係處於約1至約2之範圍內，且深度D1與深度D2之比率係處於約0.5至約1之範圍內。因此，p型邏輯區域50PL中之磊晶源極/汲極區域88可具有錐形形狀(例如，平坦或凸形頂部表面)，且n型邏輯區域50NL中之磊晶源極/汲極區域88可具有波狀形狀(例如，凹形頂部表面)。此外，p型邏輯區域50PL中之磊晶源極/汲極區域88與n型邏輯區域50NL中之磊晶源極/汲極區域88即使在其具有不同形狀時亦可具有類似體積。由於不同材料之磊晶生長之差異，因此在p型邏輯區域50PL及n型邏輯區域50NL中將鰭狀物間隔件92形成至不同高度可在合併發生時改良磊晶源極/汲極區域88之體積之均勻性。
參考圖11B及圖11D，闡述記憶體區域50PM、50NM之間的某些差異。寬度W3可處於約20nm至約50nm之範圍內，且寬度W4可處於 約40nm至約75nm之範圍內，其中寬度W3小於寬度W4。在某些實施例中，寬度W3與寬度W4之比率係處於約0.3至約0.45之範圍內。更特定而言，p型記憶體區域50PM中之磊晶源極/汲極區域88係未經合併的，且因此寬度W4大於寬度W3之兩倍。作為用以形成此等磊晶源極/汲極區域88之一實例，高度H3(參見圖9B)可處於約20nm至約40nm之範圍內，且高度H4(參見圖9D)可處於約10nm至約25nm之範圍內，其中高度H3大於高度H4。類似地，深度D3(參見圖9B)可處於約15nm至約35nm之範圍內，且深度D4(參見圖9D)可處於約40nm至約60nm之範圍內，其中深度D3小於深度D4。在某些實施例中，高度H3與高度H4之比率係處於約1至約2之範圍內，且深度D3與深度D4之比率係處於約0.4至約0.8之範圍內。因此，p型記憶體區域50PM中之磊晶源極/汲極區域88可具有菱形形狀(例如，凸形頂部表面)，且n型記憶體區域50NM中之磊晶源極/汲極區域88可具有波狀形狀(例如，凹形頂部表面)。此外，p型記憶體區域50PM中之磊晶源極/汲極區域88可具有比n型記憶體區域50NM中之磊晶源極/汲極區域88小的一體積。舉例而言，p型記憶體區域50PM中之磊晶源極/汲極區域88可具有係n型記憶體區域50NM中之磊晶源極/汲極區域88之體積之自約25%至約40%之一體積。
參考圖11A及圖11B，闡述p型區域50PL、50PM之間的某些差異。寬度W1大於寬度W3。在某些實施例中，寬度W1與寬度W3之比率係處於約2至約3之範圍內。更特定而言，p型記憶體區域50PM中之磊晶源極/汲極區域88係未經合併的，且因此寬度W1大於寬度W3之兩倍。作為用以形成此等磊晶源極/汲極區域88之一實例，高度H1(參見圖9A)可小於高度H3(參見圖B)，且深度D1(參見圖9A)可小於深度D3(參見圖9B)。在某 些實施例中，高度H1與高度H3之比率係處於約0.1至約0.5之範圍內，且深度D1與深度D3之比率係處於約0.4至約0.8之範圍內。
參考圖11C及圖11D，闡述n型區域50NL、50NM之間的某些差異。寬度W2大於寬度W4。在某些實施例中，寬度W2與寬度W4之比率係處於約1至約2之範圍內。作為用以形成此等磊晶源極/汲極區域88之一實例，高度H2(參見圖9C)可小於高度H4(參見圖9D)，且深度D2(參見圖9C)可大於深度D4(參見圖9D)。在某些實施例中，高度H2與高度H4之比率係處於約0.1至約0.5之範圍內，且深度D2與深度D4之比率係處於約1至約3之範圍內。
在圖12A及圖12B中，第一ILD 104沉積於磊晶源極/汲極區域88、閘極間隔件82及遮罩76(若存在)或虛設閘極74上方。第一ILD 104可由一介電材料形成，且可藉由任何適合方法(諸如CVD、電漿輔助CVD(PECVD)或FCVD)而沉積。可接受介電材料可包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜之磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)或諸如此類。可使用藉由任何可接受製程而形成之其他絕緣材料。
在某些實施例中，一接點蝕刻停止層(CESL)102形成於第一ILD 104與磊晶源極/汲極區域88、閘極間隔件82及遮罩76(若存在)或虛設閘極74之間。CESL 102可包括具有比第一ILD 104之材料低的一蝕刻速率之一介電材料，諸如氮化矽、氧化矽、氮氧化矽或諸如此類。
在圖13A及圖13B中，可執行諸如一CMP之一平坦化製程以使第一ILD 104之頂部表面與遮罩76(若存在)或虛設閘極74之頂部表面齊平。平坦化製程亦可移除虛設閘極74上之遮罩76，以及閘極間隔件82 之沿著遮罩76之側壁之部分。在平坦化製程之後，虛設閘極74、閘極間隔件82、CESL 102及第一ILD 104之頂部表面係共面的(在製程變化內)。因此，透過第一ILD 104而暴露虛設閘極74之頂部表面。在某些實施例中，遮罩76可保留，在此情形中，平坦化製程使第一ILD 104之頂部表面與遮罩76之頂部表面齊平。
在圖14A及圖14B中，在一或多個蝕刻步驟中移除遮罩76(若存在)及虛設閘極74，使得形成凹槽110。亦可移除凹槽110中之虛設介電質72之部分。在某些實施例中，僅移除虛設閘極74且虛設介電質72保留並藉由凹槽110而暴露。在某些實施例中，虛設介電質72在一晶粒之一第一區域(例如，一核心邏輯區域)中自凹槽110被移除且在該晶粒之一第二區域(例如，一輸入/輸出區域)中保留在凹槽110中。在某些實施例中，虛設閘極74藉由一各向異性乾式蝕刻製程而移除。舉例而言，蝕刻製程可包含使用反應氣體之一乾式蝕刻製程，該(等)反應氣體以比蝕刻第一ILD 104或閘極間隔件82快的一速率選擇性地蝕刻虛設閘極74。每一凹槽110暴露一各別鰭狀物52之一通道區域58及/或上覆於該通道區域上。在移除期間，當蝕刻虛設閘極74時，虛設介電質72可用作蝕刻停止層。在虛設閘極74之移除之後，可然後視情況移除虛設介電質72。
在圖15A及圖15B中，針對替換閘極而形成閘極介電質112及閘極電極114。閘極介電質112包含沉積於凹槽110中(諸如沉積於鰭狀物52之頂部表面及側壁上且沉積於閘極間隔件82之側壁上)之一或多個層。在某些實施例中，閘極介電質112包括一或多個介電層，諸如氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或諸如此類之一或多個層。舉例而言，在某些實施例中，閘極介電質112包含藉由熱或化學氧化而形成之氧化矽之 一界面層以及一上覆高介電係數材料，諸如一金屬氧化物或者鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合之一矽酸鹽。閘極介電質112可包含具有大於約7.0之一k值之一介電層。閘極介電質112之形成方法可包含分子束沉積(MBD)、ALD、PECVD及諸如此類。在其中虛設介電質72之部分保留在凹槽110中之實施例中，閘極介電質112包含虛設介電質72之一材料(例如，氧化矽)。
閘極電極114分別沉積於閘極介電質112上方，且填充凹槽110之其餘部分。閘極電極114可包含一含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例而言，儘管圖解說明單層閘極電極114，但閘極電極114可包含任何數目個襯層、任何數目個工作功能調諧層，及一填充材料。在填充凹槽110之後，可執行諸如一CMP之一平坦化製程以移除閘極介電質112及閘極電極114之材料之過量部分，該等過量部分位於第一ILD 104之頂部表面上方。閘極間隔件82、CESL 102、第一ILD 104、閘極介電質112及閘極電極114之頂部表面因此係共面的(在製程變化內)。閘極介電質112及閘極電極114之材料之其餘部分因此形成所得FinFET之替換閘極。閘極介電質112及閘極電極114可各自被共同地稱為一「閘極結構」。閘極結構各自沿著鰭狀物52之一通道區域58之側壁延伸。
閘極介電質112在n型區域50N及p型區域50P中之形成可同時發生，使得每一區域中之閘極介電質112由相同材料形成，且閘極電極114之形成可同時發生，使得每一區域中之閘極電極114由相同材料形成。在某些實施例中，每一區域中之閘極介電質112可藉由不同製程而形成，使得閘極介電質112可為不同材料，及/或每一區域中之閘極電極114 可藉由不同製程而形成，使得閘極電極114可為不同材料。在使用不同製程時，可使用各種遮蔽步驟來遮蔽及暴露適當區域。
在圖16A及圖16B中，一第二ILD 124沉積於閘極間隔件82、CESL 102、第一ILD 104、閘極介電質112及閘極電極114上方。在某些實施例中，第二ILD 124係藉由一可流動CVD方法而形成之一可流動膜。在某些實施例中，第二ILD 124由一介電材料(諸如PSG、BSG、BPSG、USG或諸如此類)形成，且可藉由任何適合方法(諸如CVD及PECVD)而沉積。
在某些實施例中，一蝕刻停止層(ESL)122形成於第二ILD 124與閘極間隔件82、CESL 102、第一ILD 104、閘極介電質112及閘極電極114之間。ESL 122可包括具有比第二ILD 124之材料低的一蝕刻速率之一介電材料，諸如氮化矽、氧化矽、氮氧化矽或諸如此類。
在圖17A及圖17B中，閘極接點126及源極/汲極接點128經形成以分別接觸閘極電極114及磊晶源極/汲極區域88。閘極接點126實體及電耦合至閘極電極114，且源極/汲極接點128實體及電耦合至磊晶源極/汲極區域88。
作為用以形成閘極接點126及源極/汲極接點128之一實例，穿過第二ILD 124及ESL 122而形成用於閘極接點126之開口，且穿過第二ILD 124、ESL 122、第一ILD 104及CESL 102而形成用於源極/汲極接點128之開口。可使用可接受光微影及蝕刻技術來形成開口。一襯層(未展示)(諸如一擴散阻障層、一黏合層或諸如此類)及一導電材料形成於開口中。襯層可包含鈦、氮化鈦、鉭、氮化鉭或諸如此類。導電材料可為銅、一銅合金、銀、金、鎢、鈷、鋁、鎳或諸如此類。可執行諸如一 CMP之一平坦化製程以自第二ILD 124之一表面移除過量材料。其餘襯層及導電材料在開口中形成閘極接點126及源極/汲極接點128。可執行一退火製程以在磊晶源極/汲極區域88與源極/汲極接點128之間的界面處形成一矽化物。閘極接點126及源極/汲極接點128可在不同製程中形成，或可在同一製程中形成。儘管展示為形成於相同剖面中，但應瞭解，閘極接點126及源極/汲極接點128中之每一者可形成於不同剖面中，此可避免接點之短路。
在圖2至圖13B之實施例中，磊晶源極/汲極區域88之頂部表面與鰭狀物52之頂部表面共面。在某些實施例中，磊晶源極/汲極區域88之頂部表面凸起於鰭狀物52之頂部表面上面(參見圖18A及圖18B)。在某些實施例中，磊晶源極/汲極區域88之頂部表面凹陷於鰭狀物52之頂部表面下面(參見圖19A及圖19B)。磊晶源極/汲極區域88之頂部表面是凸起於鰭狀物52之頂部表面上面還是凹陷於該等鰭狀物之頂部表面下面(以及凸起及凹陷之程度)至少部分地取決於鰭狀物間隔件92(上文針對圖9A至圖9D所論述)之高度H1至H4及源極/汲極凹槽94(上文針對圖9A至圖9D所論述)之深度D1至D4。在某些實施例中，邏輯區域50PL、50NL中之磊晶源極/汲極區域88具有凸起於鰭狀物52之頂部表面上面之頂部表面，且記憶體區域50PM、50NM中之磊晶源極/汲極區域88具有凹陷於鰭狀物52之頂部表面下面之頂部表面。對於具有較大高度之鰭狀物間隔件92，磊晶源極/汲極區域88之頂部表面凸起於鰭狀物52之頂部表面上面之高度H5(亦稱為「凸起高度」)係較大的，且因此與n型邏輯區域50NL中之磊晶源極/汲極區域88相比，p型邏輯區域50PL中之磊晶源極/汲極區域88具有一較大凸起高度。舉例而言，p型邏輯區域50PL中之磊晶源極/汲極區域88之凸起高度 與n型邏輯區域50NL中之磊晶源極/汲極區域88之凸起高度之比率可處於約1.5至約2之範圍內。
所揭示FinFET實施例亦可應用於奈米結構裝置，諸如奈米結構(例如，奈米片、奈米線、環繞式閘極或諸如此類)場效應電晶體(NSFET)。在一NSFET實施例中，鰭狀物由奈米結構替換，藉由對通道層與犧牲層之交替層之一堆疊進行圖案化而形成該等奈米結構。虛設閘極結構及源極/汲極區域以類似於上文所闡述實施例之一方式形成。在移除虛設閘極結構之後，可在通道區域中部分或完全地移除犧牲層。替換閘極結構以類似於上文所闡述實施例之一方式形成，替換閘極結構可部分或完全地填充藉由移除犧牲層而留下之開口，且替換閘極結構可部分或完全地環繞NSFET裝置之通道區域中之通道層。至替換閘極結構及源極/汲極區域之ILD及接點可以類似於上文所闡述實施例之一方式形成。可形成一奈米結構裝置，如美國專利申請公開案第2016/0365414號中所揭示，該美國專利申請公開案以其全文引用之方式併入本文中。
實施例可達成若干優點。控制不同區域中之鰭狀物間隔件92(上文針對圖9A至圖9D所論述)之高度H1至H4及源極/汲極凹槽94(上文針對圖9A至圖9D所論述)之深度D1至D4允許磊晶源極/汲極區域88在不同區域中具有有利尺寸及形狀。舉例而言，可控制不同區域中之磊晶源極/汲極區域88之寬度。可促進區域50PL、50NL、50NM中之磊晶源極/汲極區域88之合併，同時可避免區域50PM中之磊晶源極/汲極區域88之合併。此外，可補償不同材料之磊晶生長速率之差異，使得p型邏輯區域50PL及n型邏輯區域50NL中之磊晶源極/汲極區域88具有類似體積，儘管其生長速率不同。最後，磊晶源極/汲極區域88之所得形狀可允許較低接點電阻。 將鰭狀物間隔件92之高度H1至H4及源極/汲極凹槽94之深度D1至D4控制在本文中所闡述之範圍內允許磊晶源極/汲極區域88具有本文中所闡述之有利尺寸及形狀。當鰭狀物間隔件92之高度H1至H4或源極/汲極凹槽94之深度D1至D4在本文中所闡述之範圍之外時，磊晶源極/汲極區域88可不具有本文中所闡述之有利尺寸或形狀。
在一實施例中，一種裝置包含：第一鰭狀物，其自一隔離區域突出；第二鰭狀物，其自該隔離區域突出；一第一鰭狀物間隔件，其位於該等第一鰭狀物中之一者之一第一側壁上，該第一鰭狀物間隔件放置於該隔離區域上，該第一鰭狀物間隔件具有一第一間隔件高度；一第二鰭狀物間隔件，其位於該等第二鰭狀物中之一者之一第二側壁上，該第二鰭狀物間隔件放置於該隔離區域上，該第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度；一第一磊晶源極/汲極區域，其位於該第一鰭狀物間隔件上且位於該等第一鰭狀物中，該第一磊晶源極/汲極區域具有一第一寬度；及一第二磊晶源極/汲極區域，其位於該第二鰭狀物間隔件上且位於該等第二鰭狀物中，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度大於該第二寬度。在該裝置之某些實施例中，該第一磊晶源極/汲極區域包含p型摻雜物且該第二磊晶源極/汲極區域包含n型摻雜物。在該裝置之某些實施例中，該第一間隔件高度與該第二間隔件高度之一比率係處於1至2之一範圍內。在該裝置之某些實施例中，該第一磊晶源極/汲極區域具有一凸形頂部表面且該第二磊晶源極/汲極區域具有一凹形頂部表面。在該裝置之某些實施例中，該第一磊晶源極/汲極區域之該凸形頂部表面在該等第一鰭狀物之第一頂部表面上面凸起一第一凸起高度，該第二磊晶源極/汲極區域之該凹形頂部表面在該等第 二鰭狀物之第二頂部表面上面凸起一第二凸起高度，且該第一凸起高度大於該第二凸起高度。在該裝置之某些實施例中，該第一凸起高度與該第二凸起高度之一比率係處於1.5至2之一範圍內。
在一實施例中，一種裝置包含：一第一鰭狀物，其自一基板延伸；複數個第二鰭狀物，其自該基板延伸；一第一磊晶源極/汲極區域，其位於該第一鰭狀物中，該第一磊晶源極/汲極區域具有一第一寬度；一第二磊晶源極/汲極區域，其位於該等第二鰭狀物中，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度小於該第二寬度；第一鰭狀物間隔件，其位於該第一磊晶源極/汲極區域及該第一鰭狀物之第一側壁上，該等第一鰭狀物間隔件具有一第一間隔件高度；及第二鰭狀物間隔件，其位於該第二磊晶源極/汲極區域以及該等第二鰭狀物中之一者之第二側壁上，該等第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度。在該裝置之某些實施例中，該第一磊晶源極/汲極區域包含p型摻雜物且該第二磊晶源極/汲極區域包含n型摻雜物。在該裝置之某些實施例中，該第一寬度與該第二寬度之一比率係處於0.3至0.45之一範圍內。在該裝置之某些實施例中，該第一間隔件高度與該第二間隔件高度之一比率係處於1至2之一範圍內。在該裝置之某些實施例中，該第一磊晶源極/汲極區域具有一凸形頂部表面且該第二磊晶源極/汲極區域具有一凹形頂部表面。
在一實施例中，一種方法包含：形成自一隔離區域突出之一第一鰭狀物及一第二鰭狀物；在該第一鰭狀物上沉積一第一介電層；在該第二鰭狀物上沉積一第二介電層；圖案化該第一介電層以毗鄰該第一鰭狀物且在該隔離區域上形成第一鰭狀物間隔件，該等第一鰭狀物間隔件具 有一第一間隔件高度；圖案化該第二介電層以毗鄰該第二鰭狀物且在該隔離區域上形成第二鰭狀物間隔件，該等第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度；在該第一鰭狀物中且在該等第一鰭狀物間隔件上生長一第一磊晶源極/汲極區域，該第一磊晶源極/汲極區域具有一第一寬度；及在該第二鰭狀物中且在該等第二鰭狀物間隔件上生長一第二磊晶源極/汲極區域，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度大於該第二寬度。在該方法之某些實施例中，該第一鰭狀物係自該隔離區域突出之複數個第一鰭狀物中之一者，且該第二鰭狀物係自該隔離區域突出之複數個第二鰭狀物中之一者，該第一磊晶源極/汲極區域生長於該等第一鰭狀物中之每一者中，該第二磊晶源極/汲極區域生長於該等第二鰭狀物中之每一者中。在該方法之某些實施例中，該第一磊晶源極/汲極區域包含p型摻雜物且該第二磊晶源極/汲極區域包含n型摻雜物。在該方法之某些實施例中，在遮蔽該第二介電層及該第二鰭狀物之同時執行該圖案化該第一介電層及該生長該第一磊晶源極/汲極區域，且在遮蔽該第一介電層及該第一鰭狀物之同時執行該圖案化該第二介電層及該生長該第二磊晶源極/汲極區域。在該方法之某些實施例中，在該圖案化該第二介電層及該生長該第二磊晶源極/汲極區域之前執行該圖案化該第一介電層及該生長該第一磊晶源極/汲極區域。在該方法之某些實施例中，該第一間隔件高度與該第二間隔件高度之一比率係處於1至2之一範圍內。在該方法之某些實施例中，該第一磊晶源極/汲極區域具有一凸形頂部表面且該第二磊晶源極/汲極區域具有一凹形頂部表面。在該方法之某些實施例中，該第一磊晶源極/汲極區域之該凸形頂部表面在該第一鰭狀物之一第一頂部表面上面凸起一第一凸起高度，該第二磊晶源極 /汲極區域之該凹形頂部表面在該第二鰭狀物之一第二頂部表面上面凸起一第二凸起高度，且該第一凸起高度大於該第二凸起高度。在該方法之某些實施例中，該第一凸起高度與該第二凸起高度之一比率係處於1.5至2之一範圍內。
前述內容概述數個實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
50:基板/下伏基板
52:鰭狀物
56:淺溝槽隔離區域
82:閘極間隔件
88:源極/汲極區域/磊晶源極/汲極區域
104:層間介電質/第一層間介電質
112:閘極介電質
114:閘極電極/單層閘極電極
A-A:剖面/參考剖面
B-B:剖面/參考剖面
C-C:剖面/參考剖面

Claims (10)

  1. 一種半導體裝置，其包括：第一鰭狀物，其自一隔離區域突出；第二鰭狀物，其自該隔離區域突出；一第一鰭狀物間隔件，其位於該等第一鰭狀物中之一者之一第一側壁上，該第一鰭狀物間隔件放置於該隔離區域上，該第一鰭狀物間隔件具有一第一間隔件高度；一第二鰭狀物間隔件，其位於該等第二鰭狀物中之一者之一第二側壁上，該第二鰭狀物間隔件放置於該隔離區域上，該第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度；一第一磊晶源極/汲極區域，其位於該第一鰭狀物間隔件上且位於該等第一鰭狀物中，該第一磊晶源極/汲極區域具有一第一寬度，其中該第一磊晶源極/汲極區域具有一凸形頂部表面；一第二磊晶源極/汲極區域，其位於該第二鰭狀物間隔件上且位於該等第二鰭狀物中，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度大於該第二寬度，其中該第二磊晶源極/汲極區域具有一凹形頂部表面；及一介電材料，其在該第一磊晶源極/汲極區域之該頂部表面上及在該第二磊晶源極/汲極區域之該凹形頂部表面上。
  2. 如請求項1之裝置，其中該第一磊晶源極/汲極區域包括p型摻雜物且該第二磊晶源極/汲極區域包括n型摻雜物。
  3. 如請求項1之裝置，其中該第一間隔件高度與該第二間隔件高度之一比率係處於1至2之一範圍內。
  4. 如請求項1之裝置，其中該第一磊晶源極/汲極區域之該凸形頂部表面在該等第一鰭狀物之第一頂部表面上面凸起一第一凸起高度、該第二磊晶源極/汲極區域之該凹形頂部表面在該等第二鰭狀物之第二頂部表面上面凸起一第二凸起高度，且該第一凸起高度大於該第二凸起高度。
  5. 一種半導體裝置，其包括：一第一鰭狀物，其自一基板延伸；複數個第二鰭狀物，其自該基板延伸；一第一磊晶源極/汲極區域，其位於該第一鰭狀物中，該第一磊晶源極/汲極區域具有一第一寬度，其中該第一磊晶源極/汲極區域具有一凸形頂部表面；一第二磊晶源極/汲極區域，其位於該等第二鰭狀物中，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度小於該第二寬度，其中該第二磊晶源極/汲極區域具有一凹形頂部表面；第一鰭狀物間隔件，其位於該第一磊晶源極/汲極區域及該第一鰭狀物之第一側壁上，該等第一鰭狀物間隔件具有一第一間隔件高度；第二鰭狀物間隔件，其位於該第二磊晶源極/汲極區域以及該等第二鰭狀物中之一者之第二側壁上，該等第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度；及 一介電材料，其在該第一磊晶源極/汲極區域之該頂部表面上及在該第二磊晶源極/汲極區域之該凹形頂部表面上。
  6. 如請求項5之裝置，其中該第一寬度與該第二寬度之一比率係處於0.3至0.45之一範圍內。
  7. 一種形成半導體裝置的方法，其包括：形成自一隔離區域突出之一第一鰭狀物及一第二鰭狀物；在該第一鰭狀物上沉積一第一介電層；在該第二鰭狀物上沉積一第二介電層；圖案化該第一介電層以毗鄰該第一鰭狀物且在該隔離區域上形成第一鰭狀物間隔件，該等第一鰭狀物間隔件具有一第一間隔件高度；圖案化該第二介電層以毗鄰該第二鰭狀物且在該隔離區域上形成第二鰭狀物間隔件，該等第二鰭狀物間隔件具有一第二間隔件高度，該第一間隔件高度大於該第二間隔件高度；在該第一鰭狀物中且在該等第一鰭狀物間隔件上生長一第一磊晶源極/汲極區域，該第一磊晶源極/汲極區域具有一第一寬度，其中該第一磊晶源極/汲極區域具有一凸形頂部表面；在該第二鰭狀物中且在該等第二鰭狀物間隔件上生長一第二磊晶源極/汲極區域，該第二磊晶源極/汲極區域具有一第二寬度，該第一寬度大於該第二寬度，其中該第二磊晶源極/汲極區域具有一凹形頂部表面；及沉積一介電材料在該第一磊晶源極/汲極區域之該頂部表面上及在該第二磊晶源極/汲極區域之該凹形頂部表面上。
  8. 如請求項7之方法，其中該第一鰭狀物係自該隔離區域突出之複數個第一鰭狀物中之一者，且該第二鰭狀物係自該隔離區域突出之複數個第二鰭狀物中之一者，該第一磊晶源極/汲極區域生長於該等第一鰭狀物中之每一者中，該第二磊晶源極/汲極區域生長於該等第二鰭狀物中之每一者中。
  9. 如請求項7之方法，其中在遮蔽該第二介電層及該第二鰭狀物之同時執行該圖案化該第一介電層及該生長該第一磊晶源極/汲極區域，且其中在遮蔽該第一介電層及該第一鰭狀物之同時執行該圖案化該第二介電層及該生長該第二磊晶源極/汲極區域。
  10. 如請求項7之方法，其中在該圖案化該第二介電層及該生長該第二磊晶源極/汲極區域之前執行該圖案化該第一介電層及該生長該第一磊晶源極/汲極區域。
TW110115401A 2020-08-14 2021-04-28 半導體裝置及其方法 TWI816113B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202063065552P 2020-08-14 2020-08-14
US63/065,552 2020-08-14
US202063082526P 2020-09-24 2020-09-24
US63/082,526 2020-09-24
US17/155,690 US11532520B2 (en) 2020-08-14 2021-01-22 Semiconductor device and method
US17/155,690 2021-01-22

Publications (2)

Publication Number Publication Date
TW202207312A TW202207312A (zh) 2022-02-16
TWI816113B true TWI816113B (zh) 2023-09-21

Family

ID=78728331

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110115401A TWI816113B (zh) 2020-08-14 2021-04-28 半導體裝置及其方法

Country Status (3)

Country Link
US (2) US11532520B2 (zh)
CN (1) CN113745219B (zh)
TW (1) TWI816113B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005868A1 (en) * 2014-07-01 2016-01-07 Globalfoundries Inc. Finfet with confined epitaxy
TW201626441A (zh) * 2012-09-28 2016-07-16 英特爾股份有限公司 溝渠侷限的磊晶成長裝置層
US20180158930A1 (en) * 2014-03-27 2018-06-07 Intel Corporation Confined Epitaxial Regions for Semiconductor Devices and Methods of Fabricating Semiconductor Devices Having Confined Epitaxial Regions
US20190006363A1 (en) * 2015-09-18 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in nmos fet devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425310B2 (en) * 2014-03-04 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming wrap around contact
US10158003B2 (en) * 2015-08-12 2018-12-18 International Business Machines Corporation Epitaxial and silicide layer formation at top and bottom surfaces of semiconductor fins
US10026662B2 (en) 2015-11-06 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
KR102592326B1 (ko) * 2016-06-20 2023-10-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102579874B1 (ko) * 2016-12-27 2023-09-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10340384B2 (en) * 2017-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fin field-effect transistor device
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201626441A (zh) * 2012-09-28 2016-07-16 英特爾股份有限公司 溝渠侷限的磊晶成長裝置層
US20180158930A1 (en) * 2014-03-27 2018-06-07 Intel Corporation Confined Epitaxial Regions for Semiconductor Devices and Methods of Fabricating Semiconductor Devices Having Confined Epitaxial Regions
US20160005868A1 (en) * 2014-07-01 2016-01-07 Globalfoundries Inc. Finfet with confined epitaxy
US20190006363A1 (en) * 2015-09-18 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in nmos fet devices

Also Published As

Publication number Publication date
US11532520B2 (en) 2022-12-20
US20220051949A1 (en) 2022-02-17
TW202207312A (zh) 2022-02-16
CN113745219A (zh) 2021-12-03
US20230123868A1 (en) 2023-04-20
US12002717B2 (en) 2024-06-04
CN113745219B (zh) 2024-01-30

Similar Documents

Publication Publication Date Title
US11164944B2 (en) Method of manufacturing a semiconductor device
US20200395237A1 (en) Semiconductor device and method
KR20210084206A (ko) 반도체 디바이스 및 방법
US20230378001A1 (en) Semiconductor device and method
KR20210149571A (ko) 반도체 디바이스 및 방법
US11735664B2 (en) Source/drain regions of FINFET devices and methods of forming same
US20220310445A1 (en) Transistor Gate Contacts and Methods of Forming the Same
TWI770789B (zh) 電晶體、半導體裝置及形成方法
KR102548071B1 (ko) 반도체 디바이스 및 방법
TWI816113B (zh) 半導體裝置及其方法
TWI808733B (zh) 半導體裝置及其形成方法
TWI785661B (zh) 半導體裝置及其形成方法
TWI807706B (zh) 半導體裝置及其製造方法
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
US20230369129A1 (en) Semiconductor Device and Method
US20220344508A1 (en) Semiconductor device and method
TW202341287A (zh) 半導體裝置及其製造方法
TW202322399A (zh) 半導體裝置及其製造方法
TW202230606A (zh) 半導體裝置
TW202320228A (zh) 半導體裝置及其製造方法
KR20230025522A (ko) 강유전체 메모리를 포함하는 반도체 디바이스들 및 그 형성 방법들