TWI770789B - 電晶體、半導體裝置及形成方法 - Google Patents

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李欣怡
陳智城
洪正隆
志安 徐
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Abstract

一種裝置包含第一奈米結構；第二奈米結構，位於該第一奈米結構上；第一高k閘極介電質，設置於該第一奈米結構周圍；第二高k閘極介電質，設置於該第二奈米結構周圍；以及閘極電極，位於該第一高k閘極介電質和該第二高k閘極介電質上。閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含p型功函數金屬的一第一部分，該p型功函數金屬的該第一部分填滿該第一高k閘極介電質和該第二高k閘極介電質之間的區域。

Description

電晶體、半導體裝置及形成方法
本揭露是關於一種電晶體、半導體裝置及形成方法。
半導體裝置使用於各式各樣的電子應用，例如，舉例而言，個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造藉由依序地在基板上沉積絕緣或介電層、導電層以及半導體層的材料，以及使用光刻微影圖案化這些各種材料層，而形成電路零件與元件於基板上。
半導體工業藉由持續地縮減最小特徵體積，讓更多零件能整合至給定區域，而持續地改善各式各樣的電子零件(例如電晶體、二極體、電阻、電容等)的積體密度。然而，隨著最小特徵體積的縮減，產生了額外需要克服的問題。
在部分實施方式中，半導體裝置包含一第一奈米結構；一第二奈米結構，位於該第一奈米結構上；一第一高k 閘極介電質，設置於該第一奈米結構周圍；一第二高k閘極介電質，設置於該第二奈米結構周圍；以及一閘極電極，位於該第一高k閘極介電質和該第二高k閘極介電質上。該閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含一p型功函數金屬的一第一部分，該p型功函數金屬的該第一部分填滿該第一高k閘極介電質和該第二高k閘極介電質之間的一區域。
於部分實施方式中，電晶體包含一第一奈米結構，位於一半導體基板上；一第二奈米結構，位於該第一奈米結構上；一閘極介電質，環繞該第一奈米結構以及該第二奈米結構；以及一閘極電極，位於該閘極介電質上。該閘極電極包含：一p型功函數金屬，其中該p型功函數金屬從該閘極介電質於該第一奈米結構上的一第一部分連續地延伸至該閘極介電質於該第二奈米結構上的一第二部分；一黏著層，位於該p型功函數金屬上；以及一填充金屬，位於該黏著層上。
於部分實施方式中，一種形成半導體裝置的方法包含在一第一奈米結構以及一第二奈米結構周圍，沉積一閘極介電質，其中該第一奈米結構設置於該第二奈米結構上；以及在該閘極介電質上，沉積一p型功函數金屬。沉積該p型功函數金屬包含：沉積該p型功函數金屬的一第一部分在該第二奈米結構的一上表面上以及一第二部分在該第二奈米結構的一下表面上；以及接著沉積該p型功函數金屬，直到該p型功函數金屬的該第一部分與該p型功函數金屬 的該第二部分合併。
20:分隔器
50:基板
50N:n型區域
50P:p型區域
50I:區域
51,51A~51C:第一半導體層
52,52A~52C:第一奈米結構
53,53A~53C:第二半導體層
54,54A~54C:第一奈米結構
55:奈米結構
64:多層堆疊
66:鰭片
68:隔離區域
70:虛設介電層
71:虛設介電質
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:第一凹槽
88:凹槽
90:內部間隔物
92:磊晶源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻停止層
96:第一層間介電質
98:第二凹槽
100:閘極介電質
100A:第一閘極介電質
100B:第二閘極介電層1
101:第一閘極介電質
101A:介面層
101B:介面層
102:閘極電極
103:第二閘極介電質
103A:高k閘極介電質
103B:高k閘極介電質
104:閘極遮罩
105:導電材料
105A:第一部分
105B:第二部分
105S:接縫
106:第二層間介電質
108:第三凹槽
110:矽化物區
112,114:接觸件
115:黏著層
117:填充金屬
121:導電層
123:阻擋層
125:填充金屬
127:閘極電極
H1:高度
W1:寬度
W2:寬度
T1:厚度
T2:厚度
A-A’,B-B’,C-C’:剖面
X-X’,Y-Y’:線
本揭露的部分態樣較佳由以下詳細敘述並參讀相關圖式了解。應注意到，各種特徵並未根據工業中的標準實務以比例繪製。事實上，為了清楚討論起見，各種特徵的尺寸可任意地增加或減小。
第1圖根據部分實施方式以三維視圖繪示奈米結構場效電晶體(nanostructure field-effect transistor；nano-FET)的實施例。
第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、12D、13A、13B、13C、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、19C、19D、22A、22B、23A、23B、23C、24A、24B、24C、25A、25B以及25C圖是根據部分實施方式於製造奈米結構場效電晶體的多個中間階段的剖面以及俯視圖。
第20圖是根據部分實施方式的奈米結構場效電晶體的剖面圖。
第21圖是根據部分實施方式的奈米結構場效電晶體的剖面圖。
第26A、26B以及26C圖是根據部分實施方式的奈米結構場效電晶體的剖面圖。
以下本揭露將提供許多個不同的實施方式或實施方式以實現所提供之專利標的之不同特徵。許多組件、數值、操作、材料與設置將以特定實施例在以下說明，以簡化本揭露。當然這些實施例僅用以示例而不應用以限制。其他組件、數值、操作、材料與設置等是被考量在內的。舉例而言，敘述「第一特徵形成於第二特徵上或上面」包含多種實施方式，其中涵蓋第一特徵與第二特徵直接接觸，以及額外的特徵形成於第一特徵與第二特徵之間而使兩者不直接接觸。此外，於各式各樣的實施方式中，本揭露可能會重複標號以及/或標註字母。此重複是為了簡化並清楚說明，而非意圖表明這些討論的各種實施方式以及/或配置之間的關係。
更甚者，空間相對的詞彙，例如「下方」、「之下」、「低於」、「上方」、「上層的」等相關詞彙，於此用以簡單描述元件或特徵與另一元件或特徵的關係，如圖所示。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。或者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。
在電晶體閘極堆疊中，功函數金屬(work function metal；WFM)層的厚度影響電晶體的閾值電壓(threshold voltage；VTH)。然而，已經確定 由於功函數金屬層的合併區域(例如在奈米結構場效電晶體的奈米線之間)引起的厚度變化可能不會顯著影響電晶體的電氣特性。此外，通過不在功函數金屬層周圍沉積阻擋層(例如用以防止功函數金屬層的部分形成合併)，可以提高製造容易性。這在具有小特徵尺寸的先進半導體節點中尤其如此，因為阻障層材料(例如氮化鉭或類似物等)可能難以在小空間中沉積。因此，通過在閘極堆疊中省略此類阻障層並允許功函數金屬層在某些區域合併，可以提高製造的容易性，並且可以減少製造缺陷(例如由於阻障層沉積不良而引起的缺陷)，而不會顯著影響所產生的電晶體的電氣性能。
第1圖根據部分實施方式以三維視圖繪示奈米結構場效電晶體(例如奈米線場效電晶體、奈米片場效電晶體或其類似物等)的實施例。奈米結構場效電晶體包含奈米結構55(例如奈米片、奈米線或其類似物等)，位在基板50(例如半導體基板)上的鰭片66上，其中奈米結構55用作奈米結構場效電晶體的通道區。奈米結構55可以包含p型奈米結構、n型奈米結構或其組合。隔離區域68設置在相鄰的鰭片66之間，鰭片66可以突出於在鄰近的隔離區域68上方且從相鄰的隔離區域68之間突出。儘管如本文所使用的，隔離區域68被描述或繪示為與基板50分離，但是術語「基板」可以是指單獨的半導體基板或是指半導體基板和隔離區域的組合。另外，儘管鰭片66的底部被繪示為與基板50的單個連續材料，但是鰭片66以及 /或基板50的底部可以包含單一材料或多種材料。在本文中，鰭片66指的是在鄰近的隔離區域68之間延伸的部分。
閘極介電質100位在鰭片66的上表面上，並且沿著奈米結構55的上表面、側壁和下表面設置。閘極電極102位在閘極介電質100上。磊晶源極/汲極區域92設置在鰭片66上，且在閘極介電質100和閘極電極102的相對側上。
第1圖進一步繪示在隨後的圖中使用的參考剖面。剖面A-A’沿著閘極電極102的長軸並且在一方向上，舉例而言，該方向是垂直於奈米結構場效電晶體的磊晶源極/汲極區域92之間的電流流動方向。剖面B-B’垂直於剖面A-A’，並且平行於奈米結構場效電晶體的鰭片66的長軸且在一方向上，舉例而言，該方向是奈米結構場效電晶體的磊晶源極/汲極區域92之間的電流流動方向。剖面C-C’平行於剖面A-A’，並延伸穿過奈米結構場效電晶體的磊晶源極/汲極區域。為了清楚起見，後續附圖參考這些參考剖面。
本文討論的部分實施方式是在使用後閘極製程(gate-last process)形成的奈米結構場效電晶體的背景下討論的。在其他實施方式中，可以使用先閘極製程(gate-first process)。而且，部分實施方式考慮了在例如平面場效電晶體或鰭式場效電晶體(fin field-effect transistors；FinFET)的平面裝置中使 用的態樣。
第2至24C圖是根據部分實施方式於製造奈米結構場效電晶體的多個中間階段的剖面圖。第2至5、6A、13A、14A、15A、16A、17A、18A、19A、20、21、22A、23A、24A、25A以及26A圖描繪了第1圖中所示的參考剖面A-A’。第6B、7B、8B、9B、10B、11B、11C、12B、12D、13B、14B、15B、16B、17B、18B、19B、22B、23B、24B、25B以及26B圖描繪了第1圖中所示的參考剖面B-B’。第7A、8A、9A、10A、11A、12A、12C、13C、22C、23C、24C、25C以及26C圖描繪了第1圖中所示的參考剖面C-C’。
在第2圖中，提供了基板50。基板50可以是半導體基板，例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)基板或類似物等，其可以被摻雜(例如用p型或n型摻雜劑)或未摻雜。基板50可以是晶圓，例如矽晶圓。總體而言，絕緣體上半導體基板是在絕緣體層上形成的半導體材料層。絕緣體層可以是例如埋設氧化物(buried oxide；BOX)層、氧化矽層或類似物等。絕緣層提供在一基板上，例如在矽或玻璃基板的基板上。也可以使用其他基板，例如多層或梯度基板。在部分實施方式中，基板50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包含矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦 和/或磷化砷化鎵銦；或其組合。
基板50具有n型區域50N和p型區域50P。n型區域50N可以用於形成n型裝置，例如NMOS電晶體，如n型奈米結構場效電晶體，並且p型區域50P可以用於形成p型裝置，例如PMOS電晶體，如p型奈米結構場效電晶體。n型區域50N可以與p型區域50P實體上分開(如分隔器20所示)，並且可以設置任何數量的裝置特徵(例如其他主動裝置、摻雜區、隔離結構等)在n型區域50N和p型區域50P之間。儘管繪示了一個n型區域50N和一個p型區域50P，但是可以提供任何數量的n型區域50N和p型區域50P。
更進一步來說，在第2圖中，在基板50上形成多層堆疊64。多層堆疊64包含第一半導體層51A~51C(統稱為第一半導體層51)和第二半導體層53A~53C(統稱為第二半導體層53)的交替層。為了說明的目的並且如下面更詳細地討論的，第二半導體層53將被移除，且第一半導體層51將被圖案化以在p型區域50P中形成奈米結構場效電晶體的通道區。而且，第一半導體層51將被移除，且第二半導體層53將被圖案化以在n型區域50N中形成奈米結構場效電晶體的通道區。然而，在部分實施方式中，可以移除第一半導體層51並且可以對第二半導體層53進行圖案化以在n型區域50N中形成奈米結構場效電晶體的通道區，並且可以移除第二半導體層53並且可以對第第一半導體層51進行圖案化以在p型區域50P中形成奈米結 構場效電晶體的通道區。
在其他實施方式中，可以移除第一半導體層51，並且對第二半導體層53進行圖案化，以在n型區域50N和p型區域50P兩者中形成奈米結構場效電晶體的通道區。在其他實施方式中，可以移除第二半導體層53並且對第一半導體層51進行圖案化，以在n型區域50N和p型區域50P兩者中形成奈米結構場效電晶體的通道區。在這樣的實施方式中，n型區域50N和p型區域50P兩者中的通道區可以具有相同的材料成分(例如，矽或類似物等)並且可以同時形成。第26A、26B和26C圖繪示了由這樣的實施方式產生的結構，舉例而言，其中p型區域50P和n型區域50N中的通道區都包含矽。
出於說明性目的，多層堆疊64繪示為包含第一半導體層51和第二半導體層53中的每一個的三層。在部分實施方式中，多層堆疊64可以包含任何數量的第一半導體層51和第二半導體層53。可以使用例如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等的製程，磊晶成長多層堆疊64的每個層。在各種實施方式中，第一半導體層51可以由適合用於p型奈米結構場效電晶體的第一半導體材料形成，例如矽鍺或類似物等，第二半導體層53可以由適合用於n型奈米結構場效電晶體的第二半導體材料形成，例如矽、碳化 矽或類似物等。出於說明性目的，多層堆疊64被繪示為具有適合於p型奈米結構場效電晶體的最底部的半導體層。在部分實施方式中，可以形成多層堆疊64，使得最底層是適合於n型奈米結構場效電晶體的半導體層。
第一半導體材料和第二半導體材料可以是對彼此具有高蝕刻選擇性的材料。如此一來，可以在不顯著移除n型區域50N中的第二半導體材料的第二半導體層53的情況下，移除第一半導體材料的第一半導體層51，從而允許第二半導體層53被圖案化以形成n型奈米結構場效電晶體的通道區。類似地，可以在不顯著移除p型區域50P中的第一半導體材料的第一半導體層51的情況下，移除第二半導體材料的第二半導體層53，從而允許第一半導體層51被圖案化以形成p型奈米結構場效電晶體的溝道區。在其他實施方式中，n型區域50N和p型區域50P中的通道區可以同時形成並且具有相同的材料組成，例如矽、矽鍺或類似物等。第26A、26B和26C圖繪示了由這樣的實施方式產生的結構，舉例而言，其中p型區域50P和n型區域50N中的通道區都包含矽。
現在參考第3圖，根據部分實施方式，在基板50中形成鰭片66，並且在多層堆疊64中形成奈米結構55。在部分實施方式中，可以通過在多層堆疊64和基板50中蝕刻溝槽，來分別在多層堆疊64和基板50中形成奈米結構55和鰭片66。此蝕刻可以是任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch；RIE)、中性 束蝕刻(neutral beam etch；NBE)、類似製程或其組合。此蝕刻可以是各向異性的。通過蝕刻多層堆疊64形成奈米結構55，可以進一步從第一半導體層51限定第一奈米結構52A~52C(統稱為第一奈米結構52)並且從第二半導體層53限定第二奈米結構54A~54C(統稱為第二奈米結構54)。第一奈米結構52和第二奈米結構54可以進一步統稱為奈米結構55。
可以通過任何合適的方法來圖案化鰭片66和奈米結構55。舉例而言，可以使用一種或多種光刻微影製程來圖案化鰭片66和奈米結構55，該光刻微影製程包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。總體而言，雙重圖案化或多重圖案化製程將光刻微影和自我對準製程結合，從而允許產生的圖案具有例如間距小於使用單次直接光刻微影製程可獲得的間距。舉例而言，在一個實施方式中，在基板上形成犧牲層，並使用光刻微影製程將其圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。然後，移除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片66。
出於說明性目的，第3圖繪示n型區域50N和p型區域50P中的鰭片66的具有實質相等的寬度。在部分實施方式中，n型區域50N中的鰭片66的寬度可以大於或小於p型區域50P中的鰭片66的寬度。更甚者，儘管在整個圖中，每個鰭片66和奈米結構55被繪示為具有一致的寬度，但是在其他實施方式中，鰭片66和/或奈米結 構55可以具有成錐形的側壁，使得每個鰭片66和/或奈米結構55的寬度在朝向基板50的方向上持續地增加。在這樣的實施例中，每個奈米結構55可具有不同的寬度並且為梯形形狀。
在第4圖中，在鄰近鰭片66處，形成淺溝槽隔離(shallow trench isolation；STI)區域68。可以通過在基板50、鰭片66和奈米結構55上以及鰭片66之間沉積絕緣材料，來形成淺溝槽隔離區域68。絕緣材料可以是氧化物，例如氧化矽、氮化物、類似物或其組合，並且可以通過高密度電漿化學氣相沉積(high-density plasma CVD；HDP-CVD)、可流動化學氣相沉積(flowable CVD；FCVD)、類似製程或其組合而形成。可以使用通過任何合適的製程形成的其他絕緣材料。在所示的實施方式中，絕緣材料是通過可流動化學氣相沉積製程形成的氧化矽。在形成絕緣材料之後，可以進行退火製程。在部分實施方式中，形成絕緣材料，使得過量的絕緣材料覆蓋奈米結構55。儘管將絕緣材料繪示為單層，但是部分實施方式可以採用多層。舉例而言，在部分實施方式中，可以首先沿著基板50、鰭片66和奈米結構55的表面形成襯層(未單獨示出)。其後，可以在襯層上形成例如上述的填充材料。
然後，對絕緣材料進行移除製程，以移除奈米結構55上的多餘絕緣材料。在部分實施方式中，可以使用例如化學機械拋光(chemical mechanical polish；CMP) 之類的平坦化製程、回蝕製程或其組合。平坦化製程露出奈米結構55，使得在平坦化製程完成之後，奈米結構55和絕緣材料的上表面是齊平的。
然後，使絕緣材料凹陷，以形成淺溝槽隔離區域68。使絕緣材料凹陷使得區域50N和50P中的鰭片66的上部從相鄰的淺溝槽隔離區域68之間突出。更甚者，淺溝槽隔離區域68的上表面可以具有如圖所示的平坦表面、凸表面、凹表面(例如盤狀凹陷)或其組合。通過適當的蝕刻，所形成的淺溝槽隔離區域68的上表面可以是平坦的、凸的和/或凹的。可以使用合適的蝕刻製程來凹陷淺溝槽隔離區域68，例如對絕緣材料的材料具有選擇性的蝕刻製程(例如以比鰭片66和奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。舉例而言，可以採用氧化物移除製程，其中該氧化物移除製程例如使用經稀釋處理的氫氟酸(dilute hydrofluoric acid；dHF acid)。
以上參照第2至4圖所描述的製程僅是關於如何形成鰭片66和奈米結構55的一個實施例。在部分實施方式中，可以使用遮罩和磊晶成長製程來形成鰭片66和/或奈米結構55。舉例而言，可以在基板50的上表面上，形成介電層，並且可以蝕刻穿過該介電層的溝槽以露出下面的基板50。可以在該溝槽中磊晶成長磊晶結構，並且可以凹陷介電層，使得磊晶結構從介電層突出，而形成鰭片66和/或奈米結構55。磊晶結構可以包含上述的交替半導體材料，例如第一半導體材料和第二半導體材料。在磊晶成 長磊晶結構的部分實施方式中，在成長期間，可以原位摻雜磊晶成長的材料，這可以免除之前和/或之後的植入製程，然而，原位和植入摻雜可以一起使用。
另外，僅出於說明性目的，在此所繪示及討論的第一半導體層51(以及所得的第一奈米結構52)和第二半導體層53(以及所得的第二奈米結構54)是在p型區域50P和n型區域50N中包含相同的材料。如此一來，在部分實施方式中，第一半導體層51和第二半導體層53中的一個或兩個可以是不同的材料，或者可以以不同的順序形成在p型區域50P和n型區域50N中。
更甚者，在第4圖中，可以在鰭片66、奈米結構55和/或淺溝槽隔離區域68中，形成適當的井(未單獨示出)。在具有不同井類型的實施方式中，可以使用光阻或其他遮罩(未單獨示出)來實現不同植入步驟，以用於n型區域50N和p型區域50P。舉例而言，可以在n型區域50N和p型區域50P中的鰭片66和淺溝槽隔離區域68上，形成光阻。圖案化光阻，以露出p型區域50P。可以通過使用旋塗技術來形成光阻，並且可以使用合適的光刻微影技術來對光阻進行圖案化。在圖案化光阻後，在p型區域50P中進行n型雜質植入，並且光阻可以用作遮罩以實質上防止n型雜質被植入到n型區域50N中。n型雜質可以是以大約1013原子/cm3至大約1014原子/cm3的濃度植入到該區域中的磷、砷、或類似物等。在植入之後，例如通過合適的灰化製程，移除光阻。
在植入p型區域50P之後或之前，在p型區域50P與n型區域50N中的鰭片66、奈米結構55和淺溝槽隔離區域68上，形成光阻或其他遮罩(未單獨示出)。圖案化光阻，以露出n型區域50N。可以通過使用旋塗技術來形成光阻，並且可以使用合適的光刻微影技術來對光阻進行圖案化。在圖案化光阻之後，可以在n型區域50N中進行p型雜質植入，並且光阻可以用作遮罩以實質上防止p型雜質被植入到p型區域50P中。p型雜質可以是以大約1013原子/cm3至大約1014原子/cm3的濃度植入到該區域中的硼、氟化硼、銦或類似物等。在植入之後，例如通過合適的灰化製程，移除光阻。
在植入n型區域50N和p型區域50P之後，可以進行退火，以修復植入損壞並活化植入的p型和/或n型雜質。在部分實施方式中，在成長期間，可以原位摻雜磊晶鰭片的成長材料，這可以免除植入製程，儘管原位和植入摻雜可以一起使用。
在第5圖中，在鰭片66和/或奈米結構55上形成虛設介電層70。舉例而言，虛設介電層70可以是氧化矽、氮化矽、其組合或類似物等，且可以根據合適的技術沉積或熱生長。在虛設介電層70上形成虛設閘極層72，並且在虛設閘極層72上形成遮罩層74。在虛設介電層70上，可以沉積虛設閘極層72，然後例如通過化學機械拋光(CMP)將虛設閘極層72平坦化。在虛設閘極層72上，可以沉積遮罩層74。虛設閘極層72可以是導電或非導電 材料，並且可以選自一群組，該群組包含非晶矽、多晶矽(polycrystalline-silicon；polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬。可以通過物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、濺射沉積或用於沉積所選材料的其他技術，來沉積虛設閘極層72。虛設閘極層72可以由其他材料製成，該其他材料相較於隔離區域的蝕刻具有高蝕刻選擇性。遮罩層74可以包含例如氮化矽、氮氧化矽或類似物等。在該實施例中，所形成的單個虛設閘極層72和單個遮罩層74橫跨n型區域50N和p型區域50P。應當注意，僅出於說明的目的，示出的虛設介電層70僅覆蓋鰭片66和奈米結構55。在部分實施方式中，可以沉積虛設介電層70，使得虛設介電層70覆蓋淺溝槽隔離區域68，使得虛設介電層70在虛設閘極層72和淺溝槽隔離區域68之間延伸。
第6A圖至第18A圖繪示了裝置實施方式的製造中的各種額外步驟。第6A、7A、8A、9A、10A、11A、12A、12C、13A、13C、14A、15A、18A和18B圖繪示了區域50N或區域50P中的特徵。在第6A和6B圖中，可以使用可接受的光刻微影和蝕刻技術來對遮罩層74(參見第5圖)進行圖案化，以形成遮罩78。然後，可以將遮罩78的圖案轉移至虛設閘極層72和虛設介電層70，以分別形成虛設閘極76和虛設閘極介電質71。虛設閘極76覆蓋鰭片66的各個通道區。遮罩78的圖案可以用於 將虛設閘極76中的每個與相鄰的虛設閘極76結構上地分開。虛設閘極76還可以具有一縱長方向，該縱長方向實質上垂直於各個鰭片66的縱長方向。
在第7A和7B圖中，分別第6A和6B圖所示的結構上，形成第一間隔物層80和第二間隔物層82。隨後將第一間隔物層80和第二間隔物層82圖案化，以作為用於形成自我對準源極/汲極區域的間隔物。在第7A和7B圖中，第一間隔物層80形成在淺溝槽隔離區域68的上表面上；鰭片66、奈米結構55和遮罩78的上表面和側壁上；以及虛設閘極76和虛設閘極介電質71的側壁上。第二間隔物層82沉積在第一間隔物層80上。第一間隔物層80可以由氧化矽、氮化矽、氧氮化矽或類似物等形成，其使用類似熱氧化法的技術或由化學氣相沉積、原子層沉積(ALD)或類似方法等沉積。第二間隔物層82可以由醫材料形成，該材料具有與第一間隔物層80的材料不同的蝕刻速率，該材料例如氧化矽、氮化矽、氮氧化矽或類似物等，並且可以通過化學氣相沉積、原子層沉積(ALD)或類似方法等沉積。
在形成第一間隔物層80之後並且在形成第二間隔物層82之前，可以進行用於輕摻雜源極/汲極(lightly doped source/drain；LDD)區域(未單獨示出)的植入。在具有不同裝置類型的實施方式中，類似於以上在第4圖中討論的植入，可以在n型區域50N上方形成遮罩，例如光阻，同時露出p型區域50P，且可以將合適類型(例 如p型)的雜質植入到p型區域50P中露出的鰭片66和奈米結構55中。然後，可以移除遮罩。隨後，可以在p型區域50P上方形成遮罩，例如光阻，同時露出n型區域50N，且可以將合適類型(例如n型)的雜質植入到n型區域50N中露出的鰭片66和奈米結構55中。然後，可以移除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區域可具有約1x1015原子/cm3至約1x1019原子/cm3的雜質濃度。可以使用退火，以修復植入損壞並活化植入的雜質。
在第8A和8B圖中，蝕刻第一間隔物層80和第二間隔物層82，以形成第一間隔物81和第二間隔物83。如以下將更詳細地討論的，在後續的製程中，第一間隔物81和第二間隔物83用於自我對準隨後形成的源極/汲極區域，且保護鰭片66和/或奈米結構55的側壁。可以使用合適的蝕刻工藝來蝕刻第一間隔物層80和第二間隔物層82，此合適的蝕刻工藝例如為各向同性蝕刻製程(例如濕蝕刻製程)、各向異性蝕刻工藝(例如乾蝕刻製程)或類似製程。在部分實施方式中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，使得當圖案化第二間隔物層82時，第一間隔物層80可以用作蝕刻停止層，且使得當圖案化第二間隔物層82時，第一間隔物層80可以用作遮罩。舉例而言，可以使用各向異性蝕刻製程來蝕刻第二間隔物層82，其中第一間隔物層80用作蝕刻 停止層，其中如第8A圖所示，第二間隔物層82的剩餘部分形成第二間隔物83。此後，在蝕刻第一間隔物層80的露出部分時，第二間隔物83作為遮罩，同時，從而形成如第8A圖所示的第一間隔物81。
如第8A圖所示，第一間隔物81和第二間隔物83設置在鰭片66和/或奈米結構55的側壁上。如第8B圖所示，在部分實施方式中，可以從鄰近遮罩78、虛設閘極76和虛設閘極介電質71的第一間隔物層80上方，移除第二間隔物層82，並且第一間隔物81設置在遮罩78、虛設閘極76和虛設閘極介電質71的側壁上。在其他實施方式中，第二間隔物層82的一部分可以保留在鄰近遮罩78、虛設閘極76和虛設閘極介電質71的第一間隔物層80上方。
注意到，以上揭露總體上描述了形成間隔物和輕摻雜源極/汲極區域的製程。可以使用其他製程和順序。舉例而言，可以使用更少或額外的間隔物、可以採用不同的步驟順序(例如可以在沉積第二間隔物層82之前，圖案化第一間隔物81)、可以形成和移除額外的間隔物、以及/或類似的其他製程和順序。此外，可以使用不同的結構和步驟，來形成n型和p型裝置。
在第9A和9B圖中，根據部分實施方式，在鰭片66、奈米結構55和基板50中，形成第一凹槽86。隨後，在第一凹槽86中，形成磊晶源極/汲極區域。第一凹槽86可以延伸穿過第一奈米結構52和第二奈米結構54，並延 伸到基板50中。如第9A圖所示，淺溝槽隔離區域68的上表面可以與第一凹槽86的下表面齊平。在各個實施方式中，可以蝕刻鰭片66，使得第一凹槽86的下表面設置在淺溝槽隔離區域68的上表面下方；或類似的設置。可以通過使用各向異性蝕刻製程，來蝕刻鰭66、奈米結構55和基板50，來形成第一凹槽86，其中各向異性蝕刻製程例如為反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)或類似製程等。在用於形成第一凹槽86的蝕刻製程中，第一間隔物81、第二間隔物83和遮罩78遮蓋鰭片66、奈米結構55和基板50的部分。可以進行單次蝕刻或多次蝕刻製程，以蝕刻奈米結構55和/或鰭片66的每個層體。可以使用定時蝕刻製程，以在第一凹槽86達到期望的深度之後，停止蝕刻第一凹槽86。
在第10A和10B圖中，第一凹槽86露出的由第一半導體材料(例如第一奈米結構52)形成的多層堆疊64的層體的側壁的部分被蝕刻，以在n型區域50N中形成側壁凹槽88，且第一凹槽86露出的由第二半導體材料(例如第二奈米結構54)形成的多層堆疊64的層體的側壁的部分被蝕刻，以在p型區域50P中形成側壁凹槽88。儘管在第10B圖中將凹槽88中的第一奈米結構52和第二奈米結構54的側壁繪示為筆直的，但是這些側壁可以是凹的或凸的。可以使用各向同性蝕刻製程，例如濕蝕刻或類似製程等，來蝕刻側壁。可以使用遮罩(未示出)來保 護p型區域50P，同時使用對第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52，使得n型區域50N中的第一奈米結構52相比，第二奈米結構54和基板50保持相對未蝕刻。類似地，可以使用遮罩(未示出)來保護n型區域50N，同時使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54，使得與p型區域50P中的第二奈米結構54相比，第一奈米結構52和基板50保持相對未蝕刻。在第一奈米結構52包含例如SiGe並且第二奈米結構54包含例如Si或SiC的實施方式中，可以使用採用氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(ammonium hydroxide；NH4OH)或類似物等的乾蝕刻製程來蝕刻n型區域50N中的第一奈米結構52的側壁，並且可以使用採用氟化氫、另一種氟基氣體或類似物等的乾蝕刻製程來蝕刻p型區域50P中的第二奈米結構54的側壁。
在第11A圖至第11C圖中，在側壁凹槽88中，形成第一內部間隔物90。在第10A和10B圖所示的結構上，可以通過沉積內部間隔物層(未單獨示出)，來形成第一內部間隔物90。第一內部間隔物90用作隨後形成的源極/汲極區域和閘極結構之間的隔離特徵。如將在下面更詳細地討論的，在凹槽86中將形成源極/汲極區域，而n型區域50N中的第一奈米結構52和p型區域50P中的第二奈米結構54將被替換為相應的閘極結構。
內部間隔層可以通過共形沉積製程來沉積，例如化 學氣相沉積、原子層沉積或類似方法等。內部間隔層可以包含例如氮化矽或氮氧化矽的材料，但是可以採用任何合適的材料，例如k值小於約3.5的任何低介電常數(low-k)材料。然後，可以各向異性地蝕刻內部間隔物層，以形成第一內部間隔物90。儘管第一內部間隔物90的外側壁被繪示為與n型區域50N中的第二奈米結構54的側壁齊平並且與p型區域50P中的第一奈米結構52的側壁齊平，第一內部間隔物90的外側壁可以分別延伸超過第二奈米結構54和/或第一奈米結構52的側壁或從第二奈米結構54和/或第一奈米結構52的側壁凹進。
此外，儘管在第11B圖中將第一內部間隔物90的外側壁表示繪示為筆直的，但第一內部間隔物90的外側壁可以是凹的或凸的。作為實施例，第11C圖繪示了一個實施方式，其中在n型區域50N中，第一奈米結構52的側壁是凹的，第一內部間隔物90的外側壁是凹的，並且第一內部間隔物90從第二奈米結構54的側壁凹入。還繪示了部分實施方式，其中在p型區域50P中，第二奈米結構54的側壁是凹形的，第一內部間隔物90的外側壁是凹的，並且第一內部間隔物90從第一奈米結構52的側壁凹入。可以通過各向異性蝕刻製程，例如反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)或類似製程等，來蝕刻內部間隔層。第一內部間隔物90可以用於防止後續蝕刻製程對隨後形成的源極/汲極區域(例如磊晶源極/汲極區域92，以下參 照第12A圖至第12C圖討論)的損傷，該後續蝕刻製程例如為用於形成閘極結構的蝕刻製程。
在第12A圖至第12C圖中，在第一凹槽86中，形成磊晶源極/汲極區域92。在部分實施方式中，源極/汲極區域92可以在n型區域50N中的第二奈米結構54上以及在p型區域50P中的第一奈米結構52上施加應力，從而提高了性能。如第12B圖所示，在第一凹槽86中形成磊晶源極/汲極區域92，使得每個虛設閘極76設置在各個鄰近成對的磊晶源極/汲極區域92之間。在部分實施方式中，第一間隔物81是用於將磊晶源極/汲極區域92與虛設閘極76分開適當的橫向距離，第一間隔物90是用於將磊晶源極/汲極區域92與奈米結構55分開適當的橫向距離，使得磊晶源極/汲極區域92不要與隨後形成的奈米結構場效電晶體的閘極短路。
可以通過遮蓋p型區域50P(例如PMOS區域)，來形成n型區域50N(例如NMOS區域)中的磊晶源極/汲極區域92。然後，在n型區域50N中的第一凹槽86中，磊晶成長磊晶源極/汲極區域92。磊晶源極/汲極區域92可以包含適合於n型奈米結構場效電晶體的任何合適的材料。舉例而言，如果第二奈米結構54是矽，則磊晶源極/汲極區域92可以包含在第二奈米結構54上施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽或類似物等。磊晶源極/汲極區域92可以具有從奈米結構55的相應上表面凸起的表面，並且可以具有晶面。
可以通過遮蓋型n型區域50N(例如NMOS區域)，來形成p型區域50P(例如PMOS區域)中的磊晶源極/汲極區域92。然後，在p型區域50P中的第一凹槽86中磊晶成長磊晶源極/汲極區域92。磊晶源極/汲極區域92可以包含適合於p型奈米結構場效電晶體的任何合適的材料。舉例而言，如果第一奈米結構52是矽鍺，則磊晶源極/汲極區域92可以包含在第一奈米結構52上施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫或類似物。磊晶源極/汲極區域92還可以具有從多層堆疊64的相應表面凸起的表面，並且可以具有晶面。
磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54和/或基板50可以植入摻雜劑，以形成源極/汲極區域，類似於先前討論的用於形成輕摻雜源極/汲極區域的製程，然後進行退火。源極/汲極區域的雜質濃度可以在大約1×1019原子/cm3至大約1×1021原子/cm3之間。用於源極/汲極區域的n型和/或p型雜質可以是先前討論的任何雜質。在部分實施方式中，可以在成長期間，原位摻雜磊晶源極/汲極區域92。
作為用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域92的磊晶製程的結果，磊晶源極/汲極區域92的上表面具有橫向擴展的晶面。如第12A圖所示，這些晶面使同一奈米結構場效電晶體(NSFET)的相鄰磊晶源極/汲極區域92合併。在其他實施方式中，如第12C圖所示，在磊晶製程完成之後，相鄰的磊晶源極/ 汲極區域92保持分離。在第12A和12C圖所示的實施方式中，第一間隔物81可以形成在淺溝槽隔離區域68的上表面上，從而阻止磊晶成長。在部分其他實施方式中，第一間隔物81可以覆蓋奈米結構55的側壁的部分，從而進一步阻止磊晶成長。在部分其他實施例中，可以調整用於形成第一間隔物81的間隔物蝕刻，以移除間隔物材料，以允許磊晶成長的區域延伸到淺溝槽隔離區域68的表面。
磊晶源極/汲極區域92可以包含一個或多個半導體材料層。舉例而言，磊晶源極/汲極區域92可以包含第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。磊晶源極/汲極區域92可以使用任何數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C中的每一個可以由不同的半導體材料形成並且可以被摻雜至不同的摻雜劑濃度。在部分實施方式中，第一半導體材料層92A可以具有小於第二半導體材料層92B並且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區域92包含三個半導體材料層的實施方式中，可以沉積第一半導體材料層92A，可以在第一半導體材料層92A上沉積第二半導體材料層92B，且可以在第二半導體材料層92B上方沉積第三半導體材料層92C。
第12D圖繪示部分實施方式，其中n型區域50N中的第一奈米結構52的側壁和p型區域50P中的第二奈米結構54的側壁是凹形的，第一內部間隔物90的外側壁 是凹形的，且第一內部隔離物90分別從第二奈米結構54和第一奈米結構52的側壁凹進。如第12D圖中所示，形成的磊晶源極/汲極區域92可以與第一內部間隔物90接觸，並且可以延伸超過n型區域50N中的第二奈米結構54的側壁以及超過p型區域50P中的第一奈米結構52的側壁。
在第13A至13C圖中，在第6A、12B和12A圖所示的結構(第7A至12D圖的製程不會更改第6A圖所示的剖面)上，分別沉積第一層間介電質(interlayer dielectric；ILD)96。第一層間介電質96可以由介電材料形成，並且可以通過任何合適的方法來沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced CVD；PECVD)或可流動化學氣相沉積(flowable CVD；FCVD)。介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)或類似物等。可以使用通過任何可接受的製程形成的其他絕緣材料。在部分實施方式中，接觸蝕刻停止層(contact etch stop layer；CESL)94設置在第一層間介電質96與磊晶源極/汲極區域92、遮罩78和第一間隔物81之間。接觸蝕刻停止層94可以包含介電質材料，例如氮化矽、氧化矽、氮氧化矽或類似物等，且具有與上 方的第一層間介電質96的材料不同的蝕刻速率。
在第14A圖至第14B圖中，可以進行例如化學機械拋光之類的平坦化製程，以使第一層間介電質96的上表面與虛設閘極76或遮罩78的上表面齊平。平坦化製程也可移除虛設閘極76上的遮罩78以及沿著遮罩78的側壁的第一間隔物81的部分。在平坦化製程之後，虛設閘極76、第一間隔物81和第一層間介電質96的上表面在製程變異範圍內齊平。因此，虛設閘極76的上表面通過第一層間介電質96露出。在部分實施方式中，可以保留遮罩78，在這種情況下，平坦化製程使第一層間介電質96的上表面與遮罩78和第一間隔物81的上表面齊平。
在第15A圖和第15B圖中，在一或多個蝕刻步驟中，移除了虛設閘極76和遮罩78(如果存在)，從而形成了第二凹槽98。第二凹槽98中的虛設閘極介電質71的部分也被移除。在部分實施方式中，通過各向異性乾蝕刻製程，移除虛設閘極76和虛設閘極介電質71。舉例而言，蝕刻製程可以包含使用一或多種反應氣體的乾蝕刻製程，該反應氣體以比蝕刻第一層間介電質96或第一間隔物81更快的速率選擇性地蝕刻虛設閘極76。每個第二凹槽98露出和/或覆蓋奈米結構55的部分，該奈米結構55的露出部份在隨後完成的奈米結構場效電晶體中作為通道區。作為通道區的奈米結構55的部分設置在鄰近成對的磊晶源極/汲極區域92之間。在移除期間，當蝕刻虛設閘極76時，虛設閘極介電質71可以用作蝕刻停止層。然後，可以 在移除虛設閘極76之後，移除虛設閘極介電質71。
在第16A圖至第22B圖中，根據部分實施方式，在p型區域50P和n型區域50N中定義了奈米結構，並且形成了閘極介電層和閘極電極，以替換閘極。多個閘極介電層的形成可以同時發生在n型區域50N和p型區域50P中，使得每個區域中的閘極介電層由相同的材料形成，並且多個閘極電極的形成可以同時發生。從而使得每個區域中的閘極電極由相同的材料形成。在部分實施方式中，可以通過各個不同的製程，來形成每個區域中的多個閘極介電層，使得這些閘極介電層可以是不同的材料和/或具有不同數量的層，且/或可以通過各個不同的製程在每個區域中形成閘極電極，使得這些閘極電極可以是不同的材料和/或具有不同數量的層。當使用這些各個不同的製程時，可以使用各種遮罩步驟來遮蓋和露出適當的區域。在以下的描述中，分別形成n型區域50N的閘極電極和p型區域50P的閘極電極。
在第16A圖和第16B圖中，可以通過在n型區域50N上方形成遮罩(未示出)並進行各向同性蝕刻製程(例如濕蝕刻或類似方法)，來移除p型區域50P中的第二奈米結構54，其中該各向同性蝕刻製程使用對第二奈米結構54的材料具有選擇性的蝕刻劑，而與第二奈米結構54相比，第一奈米結構52、基板50和淺溝槽隔離區域68保持相對未蝕刻的狀態。在某些實施方式中，其中第二奈米結構54包含例如SiGe，並且第一奈米結構52包含 例如Si或SiC，可以使用氟化氫、另一種氟基氣體或類似物等，來移除p型區域50P中的第二奈米結構54。
如第16A圖所示，第一奈米結構52可以具有高度H1和寬度W1，並且高度H1與寬度W1之比例可以在大約0.05至大約4的範圍內。該比例足以避免影響裝置的導通電流(Ion)，同時在沉積過程中仍可控制。舉例而言，據觀察得知，當高度H1與寬度W1之比例大於4時，奈米結構場效電晶體的通道區可能太厚並且對所得裝置的導通電流(Ion)產生負面影響。據觀察得知，當高度H1與寬度W1之比大於4時，由於薄膜沉積製程的物理限制，通道區可能太薄而在沉積期間不受控制。
在其他實施方式中，可以同時形成n型區域50N和p型區域50P中的通道區，例如通過移除n型區域50N和p型區域50P兩者中的第一奈米結構52，或通過移除n型區域50N和p型區域50P兩者中的第二奈米結構54。在這樣的實施方式中，n型奈米結構場效電晶體和p型奈米結構場效電晶體的通道區可以具有相同的材料成分，例如矽、矽鍺或類似物等。第26A、26B和26C圖示出了由這樣的實施方式產生的結構，其中p型區域50P和n型區域50N中的通道區由第二奈米結構54提供並且例如包含矽。在這樣的實施方式中，第二奈米結構54可以具有與以上針對第16A圖中的第一奈米結構52所討論的相同的尺寸。
第17A圖至第19B圖示出了在p型區域50P中 形成閘極介電質100和閘極電極102，並且至少在在p型區域50P中形成閘極電極102時，可以遮蔽n型區域50N(例如如下第18A圖至第19B圖所述)。
在第17A圖和第17B圖中，閘極介電質100保形地沉積在p型區域50P的第二凹槽98中。閘極介電質100包含一或多個介電層，例如氧化物、金屬氧化物、類似物或其組合。舉例而言，在部分實施方式中，閘極介電質100可以包含第一閘極介電質101(例如包含氧化矽或類似物等)以及在第一閘極介電質101上的第二閘極介電質103(例如包含金屬氧化物或類似物等)。在部分實施方式中，第二閘極介電質103包含高k介電材料，並且在這些實施方式中，第二閘極介電質103的k值可以大於大約7.0，並且可以包含鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合形成的金屬氧化物或矽酸鹽。在部分實施方式中，第一閘極介電質101可以被稱為介面層，第二閘極介電質103可以被稱為高k閘極介電質。
在n型區域50N和p型區域50P中，閘極介電質100的結構可以相同或不同。舉例而言，可以在p型區域50P中形成閘極介電質100的同時，遮蔽或露出n型區域50N。在露出n型區域50N的實施方式中，可以在n型區域50N中同時形成閘極介電質100。閘極介電質100的形成方法可以包含分子束沉積(molecular-beam deposition；MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)或類似方法等。
在第18A和18B圖中，在p型區域50P中的閘極介電質100上，共形地沉積導電材料105。在部分實施方式中，導電材料105是p型功函數金屬(WFM)層，其包含氮化鈦、氮化鉭、氮化鎢、氮化鉬或類似物等。導電材料105可以通過化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)或類似方法等沉積。在部分實施方式中，可以在閘極介電質100的露出表面上，沉積導電材料105至足夠的厚度，使得導電材料105在相鄰的第一奈米結構52(例如第一奈米結構52A、52B和52C)之間的區域50I中融合。舉例而言，可以在區域50I中的第一奈米結構52的表面上沉積導電材料105，並且隨著在沉積期間導電材料105的厚度增加，導電材料105的分離部分可以沿著接縫105S接觸並合併。具體地，導電材料105的沉積可以持續直到在區域50I中導電材料105的第一部分105A與導電材料105的第二部分105B合併。
如第18A圖所示，導電材料105可以在區域50I之外(例如導電材料105的未合併區域)具有厚度T1，並且在區域50I內(例如導電材料105的合併區域)具有厚度T2。舉例而言，導電材料105可以在第一奈米結構52的側壁上和在第一奈米結構52的最上表面上具有厚度T1。厚度T1的厚度足以填充相鄰的第一奈米結構52(例如第一奈米結構52A、52B和52C)之間的空間。舉例而言，厚度T1可以是厚度T2的至少一半，並且厚度T2與 厚度T1的比例可以不大於大約2：1。
在部分實施方式中，厚度T1可以在大約30埃到大約50埃的範圍內。據觀察得知，當厚度T1大於大約50Å時，導電材料105的體積可能不必要地大了而限制了形成用於閘極電極的填充金屬(例如以下討論的填充金屬117)的製程窗口。據觀察得知，當厚度T1小於大約30埃時，導電材料105可能不能充分填充第一奈米結構52中相鄰的數個之間的空間，這可能導致所得電晶體的閾值電壓性能不穩定。
在第一奈米結構52A之間的最窄點處，導電材料105具有寬度W2。在部分實施方式中，寬度W2在大約10奈米至大約180奈米的範圍內。據觀察得知，當寬度W2大於大約180奈米時，在區域50I中沉積導電材料105和圖案化/蝕刻薄膜的製程控制可能受到負面影響(例如類似於高縱橫比的效果)。據觀察得知，當寬度W2小於大約10奈米時，有效通道長度可能太短，而對所得電晶體的導通電流產生負面影響。
此外，在部分實施方式中，厚度T2與寬度W2的比例在大約0.03至大約1的範圍內。據觀察得知，當厚度T2與寬度W2之比大於大約1時，導電材料105可能太厚，這對所得電晶體的導通電流產生負面影響。據觀察得知，當厚度T2與寬度W2的比例小於大約0.03時，在區域50I中沉積導電材料105的製程控制可能受到負面影響(例如類似於高縱橫比的效果)。
導電材料105填充第一奈米結構52之間的剩餘空間。舉例而言，區域50I跨越第一奈米結構52之相鄰的數個之間的整個距離(例如第一奈米結構52A和52B之間或第一奈米結構52B和52C之間)。區域50I可以被以下物件填充：閘極介電質100的第一部分(例如第一閘極介電質100A)、在第一閘極介電質100A上方並與之接觸的導電材料105的合併部分以及在導電材料105的合併部分上方並與之接觸的閘極介電質100的第二部分(例如第二閘極介電層100B)。第一閘極介電質100A包含介面層101A以及高k閘極介電質103A，第二閘極介電質100B包含介面層101B和高k介電質103B。換句話說，導電材料105可以連續地延伸並且完全填充第一奈米結構52中的相鄰數個上的閘極介電質100的部分之間的區域。值得注意的是，在區域50I中不存在分隔導電材料105的不同區域的阻擋層。舉例而言，在區域50I中，閘極電極可以沒有任何阻擋層。通過在內部區域50I中省略阻擋層，可以簡化製造程序。此外，據觀察得知，導電材料105的厚度變化(例如厚度T1和T2之間的差)不會顯著影響所得電晶體的電氣性能。舉例而言，在實驗資料中，具有厚度變化的導電材料105的電晶體(例如第18A和18B圖所示)的有效功函數為大約4.89V。相比之下，具有更均勻的功函數金屬層(例如以中間阻擋層防止WFM層在區域50I中合併而提供的)具有大約4.90V的有效功函數。因此，各種實施方式允許更容易地製造具有相似的 有效功函數的電晶體，且不會顯著降低所得電晶體的電氣性能。
在第19A、19B、19C和19D圖中，沉積閘極電極102的剩餘部分，以填充第二凹槽98的剩餘部分。舉例而言，可以在導電材料105上，沉積黏著層115和填充金屬117。所形成的閘極電極102用於替換閘極，並且可以包含導電材料105、黏著層115和填充金屬117。第19C圖繪示沿著第19B圖的線X-X’(例如在區域50I中)的俯視圖，而第19D圖繪示沿第19B圖的線Y-Y’的俯視圖(例如穿過第一奈米結構52)。
在部分實施方式中，在p型區域50P中的導電材料105上，共形地沉積黏著層115。在部分實施方式中，黏著層115包含氮化鈦、氮化鉭或類似物等。可以通過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積或類似方法等，來沉積黏著層115。黏著層115可以可替代地稱為膠合層，並且例如改善導電材料105和上覆的填充金屬117之間的附著力。
然後，可以將填充金屬117沉積在黏著層115上方。在部分實施方式中，填充金屬117包含鈷、釕、鋁、鎢、其組合或類似物等，其通過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積或類似方法等來沉積。在部分實施方式中，填充金屬117可以包含使用化學氣相沉積製程沉積的鎢。據觀察得知，化學氣相沉積為填充金屬117提供了改善的沉積速率。在部分實施方式 中，用於沉積填充金屬117的化學氣相沉積製程可以包含供應第一前驅物(例如WF6或類似物等)和第二前驅物(例如，SiH4或類似物等)。在部分實施方式中，可以在用於填充金屬117的化學氣相沉積製程期間，同時供應第一前驅物和第二前驅物。
在p型區域50P中，閘極介電質100、導電材料105、黏著層115和填充金屬117可以分別形成在第一奈米結構52的上表面、側壁和下表面上。閘極介電質100、導電材料105、黏著層115和填充金屬117也可以沉積在第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和淺溝槽隔離區域68的上表面上。在填充第二凹槽98之後，可以進行例如化學機械拋光的平坦化製程，以移除閘極介電質100、導電材料105、黏著層115和填充金屬117的多餘部分，這些多餘部分是在第一層間介電質96的上表面上。閘極電極102和閘極介電質100的材料的剩餘部分，從而形成所得奈米結構場效電晶體的替換閘極結構。閘極電極102和閘極介電質100可以被統稱為「閘極結構」。
儘管第19A和19B圖將閘極介電質100和閘極電極102繪示為具有直的側壁和直角，但是閘極介電質100和閘極電極102可以具有不同的配置。舉例而言，第20圖繪示了根據另一實施方式的閘極介電質100和閘極電極102的剖面圖。在第20圖中，相同的附圖標記表示與使用相同製程形成的第19A和19B圖相同的元件。然 而，在第20圖中，由於第一奈米結構52具有圓角，所以閘極介電質100和閘極電極102可同樣具有圓角。
此外，儘管第19A和19B圖示出了第一奈米結構52的最下面的一個接觸下面的鰭片66，但是第一奈米結構52的最下面的一個(例如第一奈米結構52A)可以與下面的鰭片66分開，如第21圖所示。在第20圖中，相同的附圖標記表示與使用相同製程形成的第19A和19B圖相同的元件。舉例而言，可以通過在第一奈米結構52和鰭片66之間設置第二奈米結構54，然後如上所述地移除第二奈米結構54，來形成第21圖的結構。結果，閘極介電質100和導電材料105的部分可以設置在第一奈米結構52的最下面的一個和鰭片66之間。
第22A和22B圖繪示了n型區域50N中的閘極堆疊。在n型區域50N中形成閘極堆疊可以包含先移除n型區域50N中的第一奈米結構52。可以通過在p型區域50P上形成遮罩(未示出)，且使用對第一奈米結構52的材料具有選擇性的蝕刻劑進行諸如濕蝕刻或類似蝕刻等的各向同性蝕刻製程，來移除第一奈米結構52，同時與第一奈米結構52相比，第二奈米結構54、基板50和淺溝槽隔離區域68保持相對未被蝕刻。在某些實施方式中，其中在第一奈米結構52A至52C包含例如SiGe，並且第二奈米結構54A-54C包含例如Si或SiC，可以氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)，氫氧化銨(ammonium hydroxide；NH4OH)或類似 物等，來移除n型區域50N中的第一奈米結構52。
然後，在n型區域50N中的第二奈米結構54之上和周圍，形成閘極堆疊。閘極堆疊包含閘極介電質100和閘極電極127。在部分實施方式中，可以同時形成n型區域50N和p型區域50P中的閘極介電質100。此外，可以在形成閘極電極102(見第19A和19B圖)之前或之後，形成閘極電極127的至少部分，並且可以在形成p型區域50P被遮蔽的同時形成閘極電極127的至少部分。如此一來，閘極電極127可以包含與閘極電極102不同的材料。舉例而言，閘極電極127可以包含導電層121、阻擋層123和填充金屬125。導電層121可以是n型功函數金屬(WFM)層，包含n型金屬，例如鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合或類似物等。可以通過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積等沉積導電層121。阻擋層123可以包含氮化鈦、氮化鉭、碳化鎢、其組合或類似物等，並且阻擋層123可以進一步用作黏著層。阻擋層123可以通過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積等沉積。填充金屬125可以包含通過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積等沉積的鈷、釕、鋁、鎢、其組合或類似物等。填充金屬125可以或可以不具有相同的材料成份且與填充金屬117同時沉積。
在填充第二凹槽98之後，可以進行例如化學機械拋光的平坦化製程，以移除閘極介電質100以及導電材料 127的多餘部分，這些多餘部分是在第一層間介電質96的上表面上。閘極電極127和閘極介電質100的材料的剩餘部分，從而形成n型區域50N的所得奈米結構場效電晶體的替換閘極結構。可以同時或分開地進行用以移除p型區域50P中的閘極電極102的多餘材料的化學機械拋光製程以及用以移除n型區域50N中的閘極電極127的多餘材料的化學機械拋光製程。
在第23A圖至第23C圖中，使閘極結構(包含閘極介電質100、閘極電極102和閘極電極127)凹陷，從而在該閘極結構的正上方和第一間隔物81的相對部分之間形成凹槽。將包含一或多層介電材料(例如氮化矽、氮氧化矽或類似物等)的閘極遮罩104填充在凹槽中，然後進行平坦化製程，以移除在第一層間介電層96上延伸的介電材料的多餘部分。隨後形成的閘極接觸件(例如下面參照第24A和24B圖討論的閘極接觸件114)穿過閘極遮罩104，以接觸凹陷的閘極電極102和127的上表面。
如第23A至23C圖進一步繪示的，在第一層間介電質96上方和閘極遮罩104上方，沉積第二層間介電質106。在部分實施方式中，第二層間介電質106是通過可流動化學氣相沉積(FCVD)形成的可流動薄膜。在部分實施方式中，第二層間介電質106由介電材料形成，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)或類似物等，並且可以通過任何適當方法來沉積，例如化學氣 相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或類似方法等。
在第24A至24C圖中，蝕刻第二層間介電質106、第一層間介電質96、接觸蝕刻停止層94和閘極遮罩104，以形成第三凹槽108，該第三凹槽露出磊晶源極/汲極區域92和/或閘極結構的表面。第三凹槽108可以通過使用各向異性蝕刻製程(例如反應性離子蝕刻、中性束蝕刻或類似方法等)的蝕刻來形成。在部分實施方式中，第三凹槽108可以藉由使用第一蝕刻製程來蝕刻穿過第二層間介電質106和第一層間介電質96；藉由使用第二蝕刻製程穿過閘極遮罩104；然後可以使用第三蝕刻製程穿過接觸蝕刻停止層94。可以在第二層間介電質106上形成遮罩，例如光阻，並將其圖案化，以遮蔽第二層間介電質106的部分免於第一蝕刻製程和第二蝕刻製程。在部分實施方式中，蝕刻製程可能會過度蝕刻，因此，第三凹槽108延伸到磊晶源極/汲極區域92和/或閘極結構中，並且第三凹槽108的底部可以齊平於(例如在相同的水平上，或離基板具有相同的距離)或低於(例如更接近基板)磊晶源極/汲極區域92和/或閘極結構。儘管第23B圖繪示了第三凹槽108以相同的剖面露出磊晶源極/汲極區域92和閘極結構，但在各種實施方式中，可以以不同的剖面露出磊晶源極/汲極區域92和閘極結構，從而減少了隨後形成的接觸件短路的風險。
在形成第三凹槽108之後，在磊晶源極/汲極區域 92上，形成矽化物區110。在部分實施方式中，矽化物區110的形成是通過先沉積能夠與下方磊晶源極/汲極區域92的半導體材料(例如矽、矽鍺、鍺)反應的金屬(未示出)，來形成矽化物或鍺化物區，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬(noble metals)、其他難熔金屬(refractory metals)、稀土金屬(rare earth metals)或其合金，在磊晶源極/汲極區域92的露出部分上，然後執行熱退火製程以形成矽化物區110。然後，例如通過蝕刻製程，移除沉積金屬的未反應部分。儘管矽化物區110被稱為矽化物區，但是矽化物區110也可以是鍺化物區或矽鍺化物區(例如包括矽化物和鍺化物的區域)。在部分實施方式中，矽化物區110包括TiSi，並且具有在大約2奈米與大約10奈米之間的範圍內的厚度。
接下來，在第25A至25C圖中，在第三凹槽108中，形成接觸件112和114(也可以稱為接觸插栓)。接觸件112和114可以各自包括一或多個層，例如阻擋層、擴散層和填充材料。舉例而言，在部分實施方式中，接觸件112和114中的每一個包括阻擋層和導電材料，並且電性耦合到下面的導電特徵(例如所示的實施方式中的閘極電極102、閘極電極127和/或矽化物區110)。接觸件114電性耦合到閘極電極102和127，並且可以被稱為閘極接觸件，且接觸件112電性耦合到矽化物區110且可以被稱為源極/汲極接觸件。阻擋層可以包括鈦、氮化鈦、鉭、氮化鉭或類似物等。導電材料可以是銅、銅合金、銀、金、 鎢、鈷、鋁、鎳或類似物等。可以進行例如化學機械拋光(CMP)的平坦化製程，以從第二層間介電層106的表面，移除多餘的材料。
第26A圖至第26C圖繪示了根據部分替代實施方式的裝置的剖面圖。第26A圖示出了第1圖所示的參考剖面A-A’。第26B圖示出了第1圖所示的參考剖面B-B’。第26C圖示出了第1圖所示的參考剖面C-C’。在第26A圖至第26C圖中，相同的附圖標記表示通過與第25A至25C圖的結構相同的製程形成的相同元件。然而，在第26A圖至第26C圖中，n型區域50N和p型區域50P中的通道區包括相同的材料。舉例而言，包括矽的第二奈米結構54在p型區域50P中為p型奈米結構場效電晶體提供通道區，並且在n型區域50N中為n型奈米結構場效電晶體提供通道區。舉例而言，可以通過同時從p型區域50P和n型區域50N兩者中移除第一奈米結構52；在p型區域50P中的第二奈米結構54周圍，沉積閘極介電質100和閘極電極102；在n型區域50N中的第一奈米結構54周圍，沉積閘極介電質100和閘極電極127，來形成第26A圖至第26C圖的結構。
各個實施方式提供了在相鄰奈米結構之間沒有阻擋層的電晶體(例如奈米結構場效電晶體)的閘極堆疊。已經確定由於功函數金屬層的合併區域(例如在奈米結構場效電晶體的奈米線之間)引起的厚度變化可能不會顯著影響電晶體的電氣特性(例如，據觀察得知了相對相似的 有效功函數)。通過不在功函數金屬層周圍沉積阻擋層(例如以防止功函數金屬層的部分形成合併)，可以提高製造容易性。在具有小特徵尺寸的先進半導體節點中尤其如此，因為阻擋層材料(例如氮化鉭或類似等)可能難以沉積在小空間中。因此，通過在閘極堆疊中省略此類阻擋層並允許功函數金屬層在某些區域合併，可以提高製造的便利性，並且可以減少製造缺陷(例如由於阻擋層沉積不良而導致的缺陷)，而不會顯著影響產生的電晶體閘極的電氣性能。
在部分實施方式中，半導體裝置包含一第一奈米結構；一第二奈米結構，位於該第一奈米結構上；一第一高k閘極介電質，設置於該第一奈米結構周圍；一第二高k閘極介電質，設置於該第二奈米結構周圍；以及一閘極電極，位於該第一高k閘極介電質和該第二高k閘極介電質上。該閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含一p型功函數金屬的一第一部分，該p型功函數金屬的該第一部分填滿該第一高k閘極介電質和該第二高k閘極介電質之間的一區域。
可選地，於部分實施方式中，該p型功函數金屬的該第一部分包含接縫，位於該第一奈米結構以及該第二奈米結構之間。
可選地，於部分實施方式中，該p型功函數金屬的該第一部分具有一第一厚度，該p型功函數金屬位於該第一奈米結構的一側壁上的一第二部分具有一第二厚度，且其中該第一厚度大於該第二厚度。
可選地，於部分實施方式中，該第一厚度與該第二厚度的比例不大於2：1。
可選地，於部分實施方式中，該第二厚度在30埃至50埃的範圍內。
可選地，於部分實施方式中，該第二厚度與該p型功函數金屬的一最小寬度的比例在0.03至1的範圍內。
可選地，於部分實施方式中，該p型功函數金屬的該最小寬度在10奈米至180奈米的範圍內。
可選地，於部分實施方式中，該閘極電極在該第一奈米結構與該第二奈米結構之間的該部分是免於任何阻障層。
可選地，於部分實施方式中，該閘極電極更包含一黏著層，位於該p型功函數金屬上，且該黏著層不延伸至該第一奈米結構與該第二奈米結構之間。
可選地，於部分實施方式中，該第一奈米結構的一高度與該第一奈米結構的一寬度的比例在0.05至4的範圍內。
於部分實施方式中，電晶體包含一第一奈米結構，位於一半導體基板上；一第二奈米結構，位於該第一奈米結構上；一閘極介電質，環繞該第一奈米結構以及該第二奈米結構；以及一閘極電極，位於該閘極介電質上。該閘極電極包含：一p型功函數金屬，其中該p型功函數金屬從該閘極介電質於該第一奈米結構上的一第一部分連續地 延伸至該閘極介電質於該第二奈米結構上的一第二部分；一黏著層，位於該p型功函數金屬上；以及一填充金屬，位於該黏著層上。
可選地，於部分實施方式中，該p型功函數金屬在該第二奈米結構的一上表面上具有一第一厚度且在該第一奈米結構與該第二奈米結構之間具有一第二厚度，其中該第一厚度少於該第二厚度。
可選地，於部分實施方式中，該p型功函數金屬包含一接縫，位於該第一奈米結構以及該第二奈米結構之間。
可選地，於部分實施方式中，該p型功函數金屬包含氮化鈦。
可選地，於部分實施方式中，電晶體更包含一介面層，位於該閘極介電質下，其中該介面層環繞該第一奈米結構以及該第二奈米結構，且該閘極介電質包含高k材料。
於部分實施方式中，一種形成半導體裝置的方法包含在一第一奈米結構以及一第二奈米結構周圍，沉積一閘極介電質，其中該第一奈米結構設置於該第二奈米結構上；以及在該閘極介電質上，沉積一p型功函數金屬。沉積該p型功函數金屬包含：沉積該p型功函數金屬的一第一部分在該第二奈米結構的一上表面上以及一第二部分在該第二奈米結構的一下表面上；以及接著沉積該p型功函數金屬，直到該p型功函數金屬的該第一部分與該p型功函數金屬 的該第二部分合併。
可選地，於部分實施方式中，該方法更包含：在該p型功函數金屬上，沉積一黏著層：以及在該黏著層上，沉積一填充金屬。
可選地，於部分實施方式中，沉積該p型功函數金屬包含沉積該p型功函數金屬以具有：一第一厚度，位於該第一奈米結構以及該第二奈米結構之間；以及一第二厚度，位於該第一奈米結構的一側壁上，其中該第一厚度大於該第二厚度。
可選地，於部分實施方式中，該第一厚度與該第二厚度的比例不大於2：1。
可選地，於部分實施方式中，沉積該p型功函數金屬更包含：在該p型功函數金屬的該第一部分以及該p型功函數金屬的該第二部分之間，形成一接縫。
以上概述多個實施方式之特徵，該技術領域具有通常知識者可較佳地了解本揭露之多個態樣。該技術領域具有通常知識者應了解，可將本揭露作為設計或修飾其他程序或結構的基礎，以實行實施方式中提到的相同的目的以及/或達到相同的好處。該技術領域具有通常知識者也應了解，這些相等的結構並未超出本揭露之精神與範圍，且可以進行各種改變、替換、轉化，在此，本揭露精神與範圍涵蓋這些改變、替換、轉化。
50:基板
50N:n型區域
50P:p型區域
52A~52C:第一奈米結構
54A~54C:第一奈米結構
81:第一間隔物
90:內部間隔物
92:磊晶源極/汲極區域
94:接觸蝕刻停止層
96:第一層間介電質
100:閘極介電質
102:閘極電極
104:閘極遮罩
106:第二層間介電質
110:矽化物區
112,114:接觸件
127:閘極電極

Claims (10)

  1. 一種半導體裝置，包含：一第一奈米結構；一第二奈米結構，位於該第一奈米結構上；一第一高k閘極介電質，設置於該第一奈米結構周圍；一第二高k閘極介電質，設置於該第二奈米結構周圍；以及一閘極電極，位於該第一高k閘極介電質和該第二高k閘極介電質上，其中該閘極電極在該第一奈米結構與該第二奈米結構之間的一部分包含一p型功函數金屬的一第一部分，該p型功函數金屬的該第一部分填滿該第一高k閘極介電質和該第二高k閘極介電質之間的一區域，該p型功函數金屬的該第一部分具有一第一厚度，該p型功函數金屬位於該第一奈米結構的一側壁上的一第二部分具有一第二厚度，該第一厚度大於該第二厚度，且該第一厚度與該第二厚度的比例不大於2：1。
  2. 如請求項1所述之半導體裝置，其中該p型功函數金屬的該第一部分包含一接縫，位於該第一奈米結構以及該第二奈米結構之間。
  3. 如請求項1所述之半導體裝置，其中該第二厚度在30埃至50埃的範圍內。
  4. 如請求項1所述之半導體裝置，其中該閘極電極在該第一奈米結構與該第二奈米結構之間的該部分是免於任何阻障層。
  5. 如請求項1所述之半導體裝置，其中該閘極電極更包含一黏著層，位於該p型功函數金屬上，且該黏著層不延伸至該第一奈米結構與該第二奈米結構之間。
  6. 一種電晶體，包含：一第一奈米結構，位於一半導體基板上；一第二奈米結構，位於該第一奈米結構上；一閘極介電質，環繞該第一奈米結構以及該第二奈米結構；以及一閘極電極，位於該閘極介電質上，其中該閘極電極包含：一p型功函數金屬，其中該p型功函數金屬具有一部分從該閘極介電質於該第一奈米結構上的一第一部分連續地延伸至該閘極介電質於該第二奈米結構上的一第二部分，其中該p型功函數金屬的該部分具有一凹型側壁；一黏著層，位於該p型功函數金屬上，其中該黏著層接觸該p型功函數金屬的該部分的該凹型側壁，且該黏著層具有背對該p型功函數金屬的該部分的一凹型側壁；以及一填充金屬，位於該黏著層上，其中該填充金屬接觸該黏著層的該凹型側壁。
  7. 如請求項6所述之電晶體，其中該p型功函數金屬在該第二奈米結構的一上表面上具有一第一厚度且在該第一奈米結構與該第二奈米結構之間具有一第二厚度，其中該第一厚度少於該第二厚度。
  8. 一種半導體裝置的形成方法，包含：在一第一奈米結構以及一第二奈米結構周圍，沉積一閘極介電質，其中該第一奈米結構設置於該第二奈米結構上；以及在該閘極介電質上，沉積一p型功函數金屬，其中沉積該p型功函數金屬包含：沉積該p型功函數金屬的一第一部分在該第二奈米結構的一上表面上以及一第二部分在該第二奈米結構的一下表面上；以及接著沉積該p型功函數金屬，直到該p型功函數金屬的該第一部分與該p型功函數金屬的該第二部分合併。
  9. 如請求項8所述之方法，其中沉積該p型功函數金屬包含沉積該p型功函數金屬以具有：一第一厚度，位於該第一奈米結構以及該第二奈米結構之間；以及一第二厚度，位於該第一奈米結構的一側壁上，其中該第一厚度大於該第二厚度。
  10. 如請求項8所述之方法，其中沉積該p型功函數金屬更包含：在該p型功函數金屬的該第一部分以及該p型功函數金屬的該第二部分之間，形成一接縫。
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