CN113345893A - 晶体管栅极及其形成方法 - Google Patents

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CN
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layer
nanostructures
gate dielectric
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李欣怡
陈智城
洪正隆
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及晶体管栅极及其形成方法。一种器件包括：第一纳米结构；第二纳米结构，第二纳米结构位于第一纳米结构之上；第一高k栅极电介质，第一高k栅极电介质围绕第一纳米结构设置；第二高k栅极电介质，第二高k栅极电介质围绕第二纳米结构设置；以及栅极电极，栅极电极位于第一高k栅极电介质和第二高k栅极电介质之上。栅极电极中位于第一纳米结构和第二纳米结构之间的部分包括填充第一高k栅极电介质和第二高k栅极电介质之间的区域的p型功函数金属的第一部分。

Description

晶体管栅极及其形成方法
技术领域
本公开涉及晶体管栅极及其形成方法。
背景技术
半导体器件用于各种电子应用，例如，个人计算机、手机、数码相机 和其他电子设备。半导体器件通常是通过以下方式来制造的：在半导体衬 底之上按顺序地沉积绝缘层或电介质层、导电层和半导体材料层，以及使 用光刻将各种材料层图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸，不断提高各种电子组件(例 如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的 组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要 解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一纳米 结构；第二纳米结构，所述第二纳米结构位于所述第一纳米结构之上；第 一高k栅极电介质，所述第一高k栅极电介质围绕所述第一纳米结构设置； 第二高k栅极电介质，所述第二高k栅极电介质围绕所述第二纳米结构设 置；以及栅极电极，所述栅极电极位于所述第一高k栅极电介质和所述第 二高k栅极电介质之上，其中，所述栅极电极中位于所述第一纳米结构和 所述第二纳米结构之间的部分包括填充所述第一高k栅极电介质和所述第 二高k栅极电介质之间的区域的p型功函数金属的第一部分。
根据本公开的另一实施例，提供了一种晶体管，包括：第一纳米结构， 所述第一纳米结构位于半导体衬底之上；第二纳米结构，所述第二纳米结 构位于所述第一纳米结构之上；栅极电介质，所述栅极电介质围绕所述第 一纳米结构和所述第二纳米结构；以及栅极电极，所述栅极电极位于栅极 电介质之上，其中，所述栅极电极包括：p型功函数金属，其中，所述p型 功函数金属从所述栅极电介质中位于所述第一纳米结构上的第一部分连续地延伸到所述栅极电介质中位于所述第二纳米结构上的第二部分；粘合层， 所述粘合层位于所述p型功函数金属之上；以及填充金属，所述填充金属 位于所述粘合层之上。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法， 包括：围绕第一纳米结构和第二纳米结构沉积栅极电介质，所述第一纳米 结构设置在所述第二纳米结构之上；以及在所述栅极电介质之上沉积p型 功函数金属，其中，沉积所述p型功函数金属包括：在所述第二纳米结构 的顶表面上沉积所述p型功函数金属的第一部分，并且在所述第二纳米结 构的底表面上沉积所述p型功函数金属的第二部分；以及继续沉积所述p 型功函数金属，直到所述p型功函数金属的所述第一部分与所述p型功函 数金属的所述第二部分合并。
附图说明
当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个 方面。要注意的是，根据行业标准惯例，不按比例绘制各种特征。事实上， 为了论述的清楚，可以任意增大或减小各种特征的尺寸。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管 (纳米FET)的示例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图 8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、 图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图 19A、图19B、图19C、图19D、图22A、图22B、图23A、图23B、图 23C、图24A、图24B、图24C、图25A、图25B和图25C是根据一些实施例的制造纳米FET的中间阶段的截面视图和自上而下视图。
图20是根据一些实施例的纳米FET的截面视图。
图21是根据一些实施例的纳米FET的截面视图。
图26A、图26B和图26C是根据一些实施例的纳米FET的截面视图。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同实施例或示例。 下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例， 而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二 特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例， 并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一 特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例 中重复附图标记和/或字母。这种重复是为了简单清晰的目的，并且其本身 并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文中使用空间相关术语，例如“下 面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一 个元件或特征与另一个(或多个)元件或特征的关系。除了图中所描绘的 定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。 装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的 空间相对描述符也可以被相应地解释。
在晶体管栅极堆叠中，(一个或多个)功函数金属(WFM)层的厚度 影响晶体管的阈值电压(VTH)。然而，已经确定，由于WFM层的合并区 域(例如，纳米FET的纳米线之间)引起的厚度变化可能不会显著地影响 晶体管的电气特性。此外，通过不围绕WFM层沉积阻挡层(例如，为了 防止WFM层的部分合并)，可以提高制造的容易程度。这在具有小特征 尺寸的高级半导体节点中尤其如此，因为阻挡层材料(例如，氮化钽等) 可能难以在小空间中沉积。因此，通过在栅极堆叠中省略这种阻挡层并允 许WFM层在某些区域中合并，可以提高制造容易程度并且可以减少(例 如，由不良阻挡层沉积引起的)制造缺陷而不会显著影响所产生的晶体管 的电气性能。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的示例。纳米FET包括位于衬底50(例如，半导体 衬底)上的鳍66之上的纳米结构55(例如，纳米片、纳米线等)，其中 纳米结构55充当纳米FET的沟道区域。纳米结构55可以包括p型纳米结 构、n型纳米结构或其组合。隔离区域68设置在相邻的鳍66之间，鳍66 可以从相邻的隔离区域68之间并在其上方突出。尽管隔离区域68被描述/ 图示为与衬底50分开，但如本文所使用的，术语“衬底”可以单独地指代 半导体衬底或指代半导体衬底与隔离区域的组合。另外，尽管鳍66的底部 部分被图示为与衬底50的单一、连续的材料，但是鳍66和/或衬底50的底 部部分可以包含单一材料或多种材料。在这种情况下，鳍66指代在相邻的隔离区域68之间延伸的部分。
栅极电介质100位于鳍66的顶表面之上并且沿着纳米结构55的顶表 面、侧壁和底表面。栅极电极102位于栅极电介质100之上。外延源极/漏 极区域92设置在鳍66上、位于栅极电介质100和栅极电极102的相对侧 上。
图1还示出了在后面的附图中使用的参考截面。截面A-A’沿着栅极 电极102的纵轴并且在例如垂直于纳米FET的外延源极/漏极区域92之间 的电流流动方向的方向上。截面B-B’垂直于截面A-A’，并且平行于纳 米FET的鳍66的纵轴，并且在例如纳米FET的外延源极/漏极区域92之间 的电流流动的方向上。截面C-C’与截面A-A’平行，并延伸穿过纳米FET的外延源极/漏极区域。为了清楚起见，后面的附图参考了这些参考截 面。
本文讨论的一些实施例在使用后栅极工艺形成的纳米FET的上下文中 讨论。在其他实施例中，可以使用先栅极工艺。另外，一些实施例考虑了 在诸如平面FET或鳍式场效应晶体管(FinFET)的平面器件中使用的各个 方面。
图2到图24C是根据一些实施例的制造纳米FET的中间阶段的截面视 图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、图 18A、图19A、图20、图21、图22A、图23A、图24A、图25A和图26A 示出了图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、 图11B、图11C、图12B、图12D、图13B、图14B、图15B、图16B、图 17B、图18B、图19B、图22B、图23B、图24B、图25B和图26B示出了 图1所示的参考截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图23C、图24C、图25C和图26C示出了图1所示 的参考截面C-C’。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导 体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或 n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI 衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化 层(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅或玻璃衬 底。还可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底 50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、 砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷 化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或其组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形 成n型器件，例如NMOS晶体管，例如n型纳米FET，并且p型区域50P 可以用于形成p型器件，例如PMOS晶体管，例如p型纳米FET。n型区 域50N可以与p型区域50P物理分离(如由分隔物20所示)，并且任何数 量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以设置 在n型区域50N和p型区域50P之间。尽管示出了一个n型区域50N和一 个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
进一步在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括 第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C (统称为第二半导体层53)的交替层。为了说明的目的并如下文更详细地 讨论的，第二半导体层53将被去除并且第一半导体层51将被图案化以在 p型区域50P中形成纳米FET的沟道区域。另外，第一半导体层51将被去 除并且第二半导体层53将被图案化以在n型区域50N中形成纳米FET的 沟道区域。然而，在一些实施例中，可以去除第一半导体层51并且可以将 第二半导体层53图案化以在n型区域50N中形成纳米FET的沟道区域， 并且可以去除第二半导体层53并且将第一半导体层51图案化以在p型区 域50P中形成纳米FET的沟道区域。
在又一些其他实施例中，可以去除第一半导体层51并且可以将第二半 导体层53图案化以在n型区域50N和p型区域50P两者中形成纳米FET的 沟道区域。在其他实施例中，可以去除第二半导体层53并且可以将第一半 导体层51图案化以在n型区域50N和p型区域50P两者中形成纳米FET的 沟道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟 道区域可以具有相同的材料组成(例如，硅等)并且可以同时形成。图 26A、图26B和图26C示出了这样的实施例所产生的结构，其中p型区域 50P和n型区域50N两者中的沟道区域包括例如硅。
为了说明的目的，多层堆叠64被示为包括第一半导体层51和第二半 导体层53中的每一者的三层。在一些实施例中，多层堆叠64可以包括任 何数量的第一半导体层51和第二半导体层53。多层堆叠64的每一层可以 使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延 (VPE)、分子束外延(MBE)等的工艺来外延生长。在各种实施例中， 第一半导体层51可以由适合于p型纳米FET的第一半导体材料(例如，硅 锗等)形成，并且第二半导体层53可以由适合于n型纳米FET的第二半导 体材料(例如硅、硅碳等)形成。为了说明的目的，多层堆叠64被示为具 有适合于p型纳米FET的最底层半导体层。在一些实施例中，多层堆叠64 可以被形成为使得最底层是适合于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是对彼此具有高蚀刻选择性的 材料。这样，可以在n型区域50N中不显著去除第二半导体材料的第二半 导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许第 二半导体层53被图案化以形成n型NSFET的沟道区域。类似地，可以在 p型区域50P中不显著去除第一半导体材料的第一半导体层51的情况下去 除第二半导体材料的第二半导体层53，从而允许第一半导体层51被图案 化以形成p型NSFET的沟道区域。在其他实施例中，n型区域50N和p型 区域50P中的沟道区域可以同时形成并且具有相同的材料组成，例如硅、 硅锗等。图26A、图26B和图26C示出了这样的实施例所产生的结构，其 中p型区域50P和n型区域50N两者中的沟道区域包括例如硅。
现在参考图3，根据一些实施例，在衬底50中形成鳍66并且在多层堆 叠64中形成纳米结构55。在一些实施例中，可以通过蚀刻多层堆叠64和 衬底50中的沟槽而分别在多层堆叠64和衬底50中形成纳米结构55和鳍 66。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中 性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构 52A-C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米 结构54A-C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结 构54可以进一步统称为纳米结构55。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以 使用一种或多种光刻工艺(包括双图案或多图案化工艺)来图案化鳍66和 纳米结构55。一般而言，双图案化或多图案化工艺结合光刻和自对准工艺， 从而允许图案被创建为具有例如比使用单一直接光刻工艺可获得的间距更 小的间距。例如，在一个实施例中，在衬底之上形成牺牲层并且使用光刻 工艺对其进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔体。然后去除牺牲层，并且然后可以使用剩余的间隔体来对鳍66进行图案化。
为了说明的目的，图3将n型区域50N和p型区域50P中的鳍66示出 为具有基本上相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽 度可以大于或小于p型区域50P中的鳍66。此外，虽然鳍66和纳米结构 55中的每一者都被示出为具有一致的宽度，但在其他实施例中，鳍66和/ 或纳米结构55可以具有锥形侧壁，使得鳍66和/或纳米结构55中的每一者的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，纳米结构55 中的每一者可以具有不同的宽度并且呈梯形。
在图4中，浅沟槽隔离(STI)区域68被形成为与鳍66相邻。可以通 过在衬底50、鳍66和纳米结构55之上以及在相邻的鳍66之间沉积绝缘材 料来形成STI区域68。绝缘材料可以为氧化物(例如氧化硅)、氮化物等 或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动 CVD(FCVD)等或其组合来形成绝缘材料。可以使用由任何可接受工艺 形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成 的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘 材料被形成为使得多余的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为 单层，但一些实施例可以利用多层。例如，在一些实施例中，可以首先沿 着衬底50、鳍66和纳米结构55的表面形成内衬(未单独示出)。此后， 可以在内衬之上形成例如如上文所述的填充材料。
然后将去除工艺应用于绝缘材料以去除纳米结构55之上的多余绝缘材 料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、深蚀刻工艺 其组合等的平坦化工艺。平坦化工艺将纳米结构55暴露，使得纳米结构55 和绝缘材料的顶表面在平坦化工艺完成之后是齐平的。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料凹陷，使得区域 50N和50P中的鳍66的上部部分从相邻的STI区域68之间突出。此外， STI区域68的顶表面可以具有平坦表面(如图所示)、凸面、凹面(例如 碟形)或其组合。STI区域68的顶表面可以通过适当的蚀刻被形成为平坦 的、凸面和/或凹面。可以使用可接受的蚀刻工艺来凹陷STI区域68，该可 接受的蚀刻工艺对绝缘材料的材料(例如，以比鳍66和纳米结构55的材 料更快的速率蚀刻绝缘材料的材料)具有选择性。例如，可以使用例如使 用稀氢氟酸(dHF)来去除氧化物。
上述关于图2到图4所述的工艺只是可以如何形成鳍66和纳米结构55 的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66 和/或纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并 且可以使沟槽蚀刻穿过该电介质层以暴露底层衬底50。外延结构可以在沟 槽中外延生长，并且电介质层可以凹陷以使得外延结构从电介质层突出以 形成鳍66和/或纳米结构55。外延结构可以包括上述交替的半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施 例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和/或 随后的注入，尽管原位掺杂和注入掺杂可以一起使用。
另外，仅为了说明的目的，本文所示和讨论的第一半导体层51(和所 产生的第一纳米结构52)和第二半导体层53(和所产生的第二纳米结构54)在p型区域50P和n型区域50N中包含相同材料。这样，在一些实施 例中，第一半导体层51和第二半导体层53中的一者或两者可以是不同的 材料或在p型区域50P和n型区域50N中以不同的顺序形成。
进一步在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成 适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致 抗蚀剂或其他掩模(未单独示出)来实现n型区域50N和p型区域50P的 不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和 STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域 50P。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的 光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行 n型杂质注入，并且该光致抗蚀剂可以充当掩模以基本上阻止n型杂质被 注入到n型区域50N中。n型杂质可以是被注入到该区域中的磷、砷、锑 等，其浓度范围从约1013原子/cm3到约1014原子/cm3。在注入之后，例如 通过可接受的灰化工艺来去除光致抗蚀剂。
在注入p型区域50P之后或之前，在p型区域50P和n型区域50N中 的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模(未 单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。可以通过使用旋 涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对其进行图 案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质 注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质被注入到p型 区域50P中。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其 浓度范围从约1013原子/cm3到约1014原子/cm3。在注入之后，可以例如通 过可接受的灰化工艺来去除光致抗蚀剂。
在注入n型区域50N和p型区域50P之后，可以执行退火以修复注入 损坏并激活被注入的p型和/或n型杂质。在一些实施例中，可以在生长期 间对所生长的外延鳍材料进行原位掺杂，这可以避免注入，尽管原位掺杂 和注入掺杂可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电 介质层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的 技术进行沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并 且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以沉积在虚设电 介质层70之上，并且然后例如通过CMP进行平坦化。掩模层74可以沉积 在虚设栅极层72之上。虚设栅极层72可以是导电或非导电材料，并且可 以选自包括以下项的组：非晶硅、多晶的硅(多晶硅)、多晶硅锗(多晶 SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可 以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其 他技术沉积。虚设栅极层72可以由具有从对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该 示例中，在n型区域50N和p型区域50P上形成单个虚设栅极层72和单个 掩模层74。注意，仅出于说明的目的，虚设电介质层70被示出为仅覆盖 鳍66和纳米结构55。在一些实施例中，可以沉积虚设电介质层70，使得 虚设电介质层70覆盖STI区域68，使得虚设电介质层70在虚设栅极层72 和STI区域68之间延伸。
图6A至图18B示出了制造实施例器件的各种附加步骤。图6A、图 7A、图8A、图9A、图10A、图11A、图12A、图12C、图13A、图13C、 图14A、图15A和图18B示出了区域50N或区域50P中的特征。在图6A 和图6B中，掩模层74(参见图5)可以使用可接受的光刻和蚀刻技术来图 案化以形成掩模78。然后，掩模78的图案可以被转移到虚设栅极层72和 虚设电介质层70以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极 76覆盖鳍66的相应沟道区域。掩模78的图案可以用于将每个虚设栅极76 与相邻的虚设栅极76物理地分隔开。虚设栅极76还可以具有基本上垂直 于相应鳍66的纵向方向的纵向方向。
在图7A和图7B中，分别在图6A和图6B所示的结构之上形成第一间 隔体层80和第二间隔体层82。第一间隔体层80和第二间隔体层82随后将 被图案化以用作形成自对准源极/漏极区域的间隔体。在图7A和图7B中， 第一间隔体层80被形成在以下各项上：STI区域68的顶表面；鳍66、纳 米结构55和掩模78的顶表面和侧壁；以及虚设栅极76和虚设栅极电介质 71的侧壁。第二间隔体82沉积在第一间隔体层80之上。第一间隔体层80 可以使用诸如热氧化之类的技术由氧化硅、氮化硅、氮氧化硅等形成，或 通过CVD、ALD等进行沉积。第二间隔体层82可以由具有与第一间隔体 层80的材料不同的蚀刻速率的材料(例如氧化硅、氮化硅、氮氧化硅等) 形成，并且可以通过CVD、ALD等进行沉积。
在形成第一间隔体层80之后并且在形成第二间隔体层82之前，可以 执行针对轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不 同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在暴露p 型区域50P的同时，在n型区域50N之上形成掩模(例如光致抗蚀剂)， 并且可以将适当类型(例如p型)的杂质注入到p型区域50P中的暴露鳍 66和纳米结构55中。然后可以去除掩模。随后，可以在暴露n型区域50N 的同时，在p型区域50P之上形成掩模(例如光致抗蚀剂)，并且可以将 适当类型(例如n型)的杂质注入到n型区域50N中的暴露鳍66和纳米结 构55中。然后可以去除掩模。n型杂质可以是先前讨论过的n型杂质中的 任一种，并且p型杂质可以是先前讨论过的p型杂质中的任一种。轻掺杂 源极/漏极区域的杂质浓度可以在从约1x1015原子/cm3到约1x1019原子/cm3的范围内。退火可用于修复注入损坏并激活所注入的杂质。
在图8A和图8B中，蚀刻第一间隔体层80和第二间隔体层82以形成 第一间隔体81和第二间隔体83。如下面将更详细地讨论的，第一间隔体 81和第二间隔体83作用于自对准随后形成的源极/漏极区域，以及在后续 处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔体层80和第二间隔 体层82可以使用合适的蚀刻工艺来蚀刻，例如各向同性蚀刻工艺(例如， 湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些 实施例中，第二间隔体层82的材料具有与第一间隔体层80的材料不同的 蚀刻速率，使得第一间隔体层80可以在对第二间隔体层82进行图案化时 充当蚀刻停止层，并且使得第二间隔体层82可以在对第一间隔体层80进 行图案化时充当掩模。例如，第二间隔体层82可以使用各向异性蚀刻工艺 来蚀刻，其中第一间隔体层80充当蚀刻停止层，其中第二间隔体层82的 剩余部分形成第二间隔体层83，如图8A所示。此后，第二间隔体层83在 蚀刻第一间隔体层80的暴露部分时充当掩模，从而形成如图8A所示的第 一间隔体81。
如图8A所示，第一间隔体81和第二间隔体83设置在鳍66和/或纳米 结构55的侧壁上。如图8B所示，在一些实施例中，第二间隔体层82可以 从邻近掩模78、虚设栅极76和虚设栅极电介质71的第一间隔体层80之上 去除，并且第一间隔体81设置在掩模78、虚设栅极76和虚设栅极电介质 71的侧壁上。在其他实施例中，第二间隔体层82的一部分可以保持在邻近掩模78、虚设栅极76和虚设栅极电介质71的第一间隔体层80之上。
要注意的是，上述公开总体上描述了形成间隔体和LDD区域的工艺。 可以使用其他工艺和顺序。例如，可以采用更少或附加的间隔体、可以采 用不同的步骤顺序(例如，可以在沉积第二间隔体层82之前图案化第一间 隔体81)、可以形成和去除附加的间隔体等等。此外，可以使用不同的结 构和步骤来形成n型和p型器件。
在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底 50中形成第一凹槽86。随后将在第一凹槽86中形成外延源极/漏极区域。 第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54，并延伸至 衬底50中。如图9A所示，STI区域68的顶表面可以与第一凹槽86的底 表面齐平。在各种实施例中，鳍66可以被蚀刻以使得第一凹槽86的底表面设置在STI区域68的顶表面下方等等。第一凹槽86可以通过使用诸如 RIE、NBE等的各向异性蚀刻工艺而蚀刻鳍66、纳米结构55和衬底50来 形成。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔体81、第二间 隔体83和掩模78遮蔽鳍66、纳米结构55和衬底50的部分。可以使用单 蚀刻工艺或多蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。定时蚀刻 工艺可以用于在第一凹槽86达到所需深度之后停止对第一凹槽86的蚀刻。
在图10A和图10B中，由第一半导体材料(例如，第一纳米结构52) 形成的多层堆叠64的各层的侧壁通过第一凹槽86暴露的部分被蚀刻以在 n型区域50N中形成侧壁凹槽88，并且由第二半导体材料(例如，第二纳 米结构54)形成的多层堆叠64的各层的侧壁通过第一凹槽86暴露的部分 被蚀刻以在p型区域50P中形成侧壁凹陷88。尽管凹槽88中的第一纳米结 构52和第二纳米结构54的侧壁在图10B中被示出为直的，但是侧壁可以 是凹面的或凸面的。可以使用诸如湿法蚀刻等的各向同性蚀刻工艺来蚀刻 侧壁。可以使用掩模(未示出)来保护p型区域50P，同时使用对第一半 导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52，使得第二纳米结构 54和衬底50相对于n型区域50N中的第一纳米结构52保持相对不被蚀刻。 类似地，可以使用掩模(未示出)来保护n型区域50N，同时使用对第二 半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54，使得第一纳米结 构52和衬底50相对于p型区域50P中的第二纳米结构54保持相对不被蚀 刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或 SiC的实施例中，可以使用利用四甲基氢氧化铵(TMAH)、氢氧化铵 (NH4OH)等的干法蚀刻工艺在n型区域50N中蚀刻第一纳米结构52的 侧壁，并且可以使用利用氟化氢、另一种氟基气体等的干法蚀刻工艺在p 型区域50P中蚀刻第二纳米结构54的侧壁。
在图11A-11C中，第一内部间隔体90形成在侧壁凹槽88中。可以通 过在图10A和图10B所示的结构之上沉积内部间隔体层(未单独示出)来 形成第一内部间隔体90。第一内部间隔体90充当随后形成的源极/漏极区 域和栅极结构之间的隔离特征。如下面将更详细地讨论的，源极/漏极区域 将在凹槽86中形成，而n型区域50N中的第一纳米结构52和p型区域50P 中的第二纳米结构54将被相应的栅极结构替代。
可以通过共形沉积工艺(例如CVD、ALD等)沉积内部间隔体层。 内部间隔体层可以包括诸如氮化硅或氮氧化硅之类的材料，尽管可以利用 任何合适的材料，例如k值小于约3.5的低介电常数(低k)材料。然后， 可以对内部间隔体层进行各向异性蚀刻以形成第一内部间隔体90。尽管第 一内部间隔体90的外部侧壁被示为与n型区域50N中的第二纳米结构54 的侧壁齐平并且与p型区域50P中的第一纳米结构52的侧壁齐平，但是第 一内部间隔体90的外部侧壁可以相应地延伸到第二纳米结构54和/或第一 纳米结构52的侧壁以外或从第二纳米结构54和/或第一纳米结构52的侧壁 凹陷。
此外，尽管在图11B中第一内部间隔体90的外部侧壁被示出为直的， 但是第一内部间隔体90的外部侧壁可以是凹面的或凸面的。作为示例，图11C示出了一个实施例，在该实施例中，第一纳米结构52的侧壁是凹面的， 第一内部间隔体90的外部侧壁是凹面的，并且第一内部间隔体90从n型 区域50N中的第二纳米结构54的侧壁凹陷。还示出了一些实施例，在这些 实施例中，第二纳米结构54的侧壁是凹面的，第一内部间隔体90的外部 侧壁是凹面的，并且第一内部间隔体90从p型区域50P中的第一纳米结构 52的侧壁凹陷。可以通过诸如RIE、NBE等的各向异性蚀刻工艺来蚀刻内 部间隔体层。第一内部间隔体90可以用于防止随后形成的源极/漏极区域 (例如，下面针对图12A-12C讨论的外延源极/漏极区域92)通过随后的 蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)而受到损坏。
在图12A-12C中，外延源极/漏极区域92形成在第一凹槽86中。在一 些实施例中，源极/漏极区域92可以对n型区域50N中的第二纳米结构54 和p型区域50P中的第一纳米结构52施加应力，从而提高性能。如图12B 所示，外延源极/漏极区域92形成在第一凹槽86中，使得每个虚设栅极76 设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一 间隔体81用于将外延源极/漏极区域92与虚设栅极76分隔开，并且第一内 部间隔体90用于将外延源极/漏极区域92与纳米结构55分隔开适当的横向 距离，使得外延源极/漏极区域92不会与所产生的纳米FET的随后形成的 栅极短路。
可以通过掩蔽p型区域50P(例如PMOS区域)来形成n型区域50N (例如NMOS区域)中的外延源极/漏极区域92。然后，在n型区域50N 中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92 可以包括适合于n型纳米FET的任何可接受材料。例如，如果第二纳米结 构54是硅，则外延源极/漏极区域92可以包括对第二纳米结构54施加拉伸 应变的材料，例如硅、碳化硅、磷掺杂碳化硅、磷化硅等。外延源极/漏极 区域92可以具有从纳米结构55的相应上表面凸起的表面并且可以具有小 平面。
可以通过掩蔽n型区域50N(例如NMOS区域)来形成p型区域50P (例如PMOS区域)中的外延源极/漏极区域92。然后，在p型区域50P中 的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可 以包括适合于p型纳米FET的任何可接受材料。例如，如果第一纳米结构 52是硅锗，则外延源极/漏极区域92可以包括对第一纳米结构52施加压缩应变的材料，例如硅锗、硼掺杂硅锗、锗、锗锡等。外延源极/漏极区域 92也可以具有从多层堆叠64的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底 50可以注入掺杂剂，以形成源极/漏极区域，类似于先前讨论的用于形成轻 掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域具有的杂质浓 度可以介于约1x1019原子/cm3和约1x1021原子/cm3之间。源极/漏极区域的 n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在 生长期间原位掺杂外延源极/漏极区域92。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92 的外延工艺的结果，外延源极/漏极区域92的上表面具有从纳米结构55的 侧壁向外横向扩展的小平面。在一些实施例中，如图12A所示，这些小平 面使得同一NSFET的相邻外延源极/漏极区域92合并。在其他实施例中， 如图12C所示，在完成外延工艺之后相邻的外延源极/漏极区域92保持分 隔开。在图12A和12C所示的实施例中，第一间隔体81可以被形成到STI 区域68的顶表面，从而阻止外延生长。在一些其他实施例中，第一间隔体 81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一 些其他实施例中，可以调整用于形成第一间隔体81的间隔体蚀刻以去除间 隔体材料以允许外延生长区域延伸至STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外 延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C。任意数量的半导体材料层可以用于外延源 极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半 导体材料层92C中的每一层可以由不同的半导体材料形成并且可以被掺杂 到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有 小于第二半导体材料层92B且大于第三半导体材料层92C的掺杂剂浓度。 在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第 一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体 材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料 层92C。
图12D示出了一个实施例，在该实施例中，n型区域50N中的第一纳 米结构52的侧壁和p型区域50P中的第二纳米结构54的侧壁是凹面的， 第一内部间隔体90的外部侧壁是凹面的，并且第一内部间隔体90分别从 第二纳米结构54和第一纳米结构52的侧壁凹陷。如图12D所示，外延源 极/漏极区域92可以被形成为与第一内部间隔体90接触，并且可以延伸通 过n型区域50N中的第二纳米结构54的侧壁并且通过p型区域50P中的第 一纳米结构52的侧壁。
在图13A-13C中，第一层间电介质(ILD)96分别沉积在图6A、图 12B和图12A所示的结构之上(图7A-12D的工艺不会改变图6A中所示的 截面)。第一ILD 96可以由电介质材料形成，并且可以通过以下任何合适 的方法沉积：例如CVD、等离子体增强CVD(PECVD)或FCVD。电介 质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂 磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用由任 何可接受工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层 (CESL)94设置在第一ILD 96与外延源极/漏极区域92、掩模78和第一 间隔体81之间。CESL 94可以包含具有不同于上覆第一ILD 96的材料的 蚀刻速率的电介质材料，例如氮化硅、氧化硅、氮氧化硅等。
在图14A-14B中，可以执行平坦化工艺，例如CMP，以使第一ILD 96 的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除 虚设栅极76上的掩模78以及第一间隔体81中沿着掩模78的侧壁的部分。 在平坦化工艺之后，虚设栅极76、第一间隔体81和第一ILD 96的顶表面 在工艺变化范围内保持齐平。因此，通过第一ILD 96暴露虚设栅极76的 顶表面。在一些实施例中，掩模78可以保持，在这种情况下，平坦化工艺 使第一ILD96的顶表面与掩模78和第一间隔体81的顶表面齐平。
在图15A和15B中，虚设栅极76和掩模78(如果存在)在一个或多 个蚀刻步骤中被去除，从而形成第二凹槽98。还去除了第二凹槽98中的 虚设栅极电介质71的部分。在一些实施例中，通过各向异性干法蚀刻工艺 去除虚设栅极76和虚设栅极电介质71。例如，蚀刻工艺可以包括使用(一 种或多种)反应气体的干法蚀刻工艺，所述反应气体以比第一ILD96或第 一间隔体81更快的速率选择性地蚀刻虚设栅极76。每个第二凹槽98暴露 和/或覆盖纳米结构55的部分，其在随后完成的纳米FET中充当沟道区域。 纳米结构55中充当沟道区域的部分被设置在外延源极/漏极区域92的相邻 对之间。在去除期间，当蚀刻虚设栅极76时，虚设栅极电介质71可以用 作蚀刻停止层。然后，可以在去除虚设栅极76之后去除虚设栅极电介质71。
在图16A到21中，根据一些实施例，在p型区域50P和n型区域50N 中限定纳米结构，并且形成栅极电介质层和栅极电极以用于替换栅极。n 型区域50N和p型区域50P中的栅极电介质层的形成可以同时发生，使得 每个区域中的栅极电介质层由相同的材料形成，并且栅极电极的形成可以 同时发生，使得每个区域中的栅极电极由相同的材料形成。在一些实施例 中，每个区域中的栅极电介质层可以由不同的工艺形成，使得栅极电介质 层可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电 极可以通过不同的工艺形成，使得栅极电极可以是不同的材料和/或具有不 同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露 适当的区域。在下面的描述中，单独地形成n型区域50N的栅极电极和p 型区域50P的栅极电极。
在图16A和16B中，可以通过在n型区域50N之上形成掩模(未示 出)并使用对第二纳米结构54的材料具有选择性的蚀刻剂来执行诸如湿法 蚀刻等之类的各向同性蚀刻工艺来去除p型区域50P中的第二纳米结构54， 而与第二纳米结构54相比，第一纳米结构52、衬底50和STI区域68保持 相对不被蚀刻。在第二纳米结构54包括例如SiGe并且第一纳米结构52包 括例如Si或SiC的实施例中，可以使用氟化氢、另一种氟基气体等来去除 p型区域50P中的第二纳米结构54。
如图16A所示，第一纳米结构52可以具有高度H1和宽度W1，并且 高度H1与宽度W1的比率可以在约0.05至约4的范围内。在一些实施例 中，该比率足以避免在沉积工艺期间仍然可控时影响器件的I导通。例如， 已经观察到当高度H1与宽度W1的比率大于4时，纳米FET的沟道区域 可能太厚，并对所产生的器件的I导通产生负面影响。已经观察到当高度H1 与宽度W1的比率大于4时，由于膜沉积工艺的物理限制，在沉积期间沟 道区域可能太薄而无法被控制。
在其他实施例中，n型区域50N和p型区域50P中的沟道区域可以同 时形成，例如，通过去除n型区域50N和p型区域50P两者中的第一纳米 结构52或通过去除n型区域50N和p型区域50P两者中的第二纳米结构 54。在这样的实施例中，n型NSFET和p型NSFET的沟道区域可以具有相 同的材料成分，例如硅，硅锗等。图26A、图26B和图26C示出了由以下 实施例产生的结构，在这样的实施例中，p型区域50P和n型区域50N两 者中的沟道区域由第二纳米结构54提供，并且包括例如硅。在这样的实施 例中，第二纳米结构54可以具有与以上针对图16A中的第一纳米结构52 讨论的相同尺寸。
图17A到19B示出了在p型区域50P中形成栅极电介质100和栅极电 极102，并且至少在p型区域50P中形成栅极电极102时，可以掩蔽n型区 域50N(例如，如以下在图18A至19B中所述)。
在图17A和17B中，栅极电介质100共形地沉积在p型区域50P中的 第二凹槽98中。栅极电介质100包括一个或多个电介质层，例如氧化物、 金属氧化物等或其组合。例如，在一些实施例中，栅极电介质100可以包 括第一栅极电介质101(例如，包括氧化硅等)和位于第一栅极电介质101 之上的第二栅极电介质103(例如，包括金属氧化物等)。在一些实施例中，第二栅极电介质103包括高k电介质材料，并且在这些实施例中，第 二栅极电介质103可以具有大于约7.0的k值，并且可以包括铪、铝、锆、 镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。在一些实施例中， 第一栅极电介质101可以被称为界面层，并且第二栅极电介质103可以被 称为高k栅极电介质。
在n型区域50N和p型区域50P中，栅极电介质100的结构可以相同 或不同。例如，可以在p型区域50P中形成栅极电介质100的同时遮蔽或 暴露n型区域50N。在暴露n型区域50N的实施例中，栅极电介质100可 以同时形成于n型区域50N中。栅极电介质100的形成方法可以包括分子 束沉积(MBD)、ALD、PECVD等。
在图18A和18B中，导电材料105共形地沉积在p型区域50P中的栅 极电介质100上。在一些实施例中，导电材料105是p型WFM层，包括氮 化钛、氮化钽、氮化钨、氮化钼等。可以通过CVD、ALD、PECVD、 PVD等沉积导电材料105。在一些实施例中，导电材料105可以沉积在栅 极电介质100的暴露表面上至足够的厚度以使得导电材料105在相邻的第 一纳米结构52(例如，第一纳米结构52A、52B和52C)之间的区域50I 中合并。例如，导电材料105可以沉积在区域50I中的第一纳米结构52的 表面上，并且随着导电材料105在沉积期间的厚度增加，导电材料105的 分离部分可以沿着接缝105S接触和合并。具体地，导电材料105的沉积可 以继续，直到导电材料105的第一部分105A在区域50I中与导电材料105 的第二部分105B合并。
如图18A所示，导电材料105可以具有位于区域50I之外的厚度T1 (例如，导电材料105的未合并区域)和区域50I中的厚度T2(例如，导 电材料105的合并区域)。例如，导电材料105在第一纳米结构52的侧壁 上和第一纳米结构52的最上表面上可以具有厚度T1。厚度T1可以具有足 够的厚度来填充相邻的第一纳米结构52(例如，第一纳米结构52A、52B 和52C)之间的空间。例如，厚度T1可以是厚度T2的至少一半，并且厚 度T2与厚度T1的比率可以不大于约2:1。
在一些实施例中，厚度T1可以在约
Figure BDA0002811838200000195
到约
Figure BDA0002811838200000196
的范围内。已经观 察到，当厚度T1大于约
Figure BDA0002811838200000197
时，导电材料105的体积可能不一定大并且 限制形成用于栅极电极的填充金属(例如，下面讨论的填充金属117)的 工艺窗口。已经观察到，当厚度T1小于约
Figure BDA0002811838200000198
时，导电层10可能无法充 分填充第一纳米结构52的相邻纳米结构之间的空间，这可能导致所产生的 晶体管的阈值电压性能不稳定。
在第一纳米结构52A之间的最窄点处，导电材料105具有宽度W2。 在一些实施例中，宽度W2在约10nm到约180nm的范围内。已经观察到， 当宽度W2大于约180nm时，在区域50I中沉积导电材料105和图案化/蚀 刻膜的工艺控制可能受到负面影响(例如，类似于高宽高比的效果)。已 经观察到，当宽度W2小于约10nm时，有效沟道长度可能太短，这对所 产生的晶体管的I导通产生了负面影响。
此外，在一些实施例中，厚度T2与宽度W2的比率在约0.03到约1的 范围内。已经观察到，当厚度T2与宽度W2的比率大于约1时，导电层 104可能太厚，这对所产生的晶体管的I导通产生负面影响。已经观察到，当 厚度T2与宽度W2的比率小于约0.03时，在区域50I中用于沉积导电材料 105的工艺控制可能受到负面影响(例如，类似于高宽高比的效果)。
导电材料105填充第一纳米结构52之间的剩余空间。例如，区域50I 跨过第一纳米结构52中的相邻纳米结构之间(例如，在第一纳米结构52A 和52B之间或在第一纳米结构52B和52C之间)的整个距离。区域50I可 以用以下项来填充：栅极电介质100的第一部分(例如，第一栅极电介质 100A)、导电材料105中在第一栅极电介质100A之上并且与第一栅极电介质100A接触的合并部分、以及栅极电介质100中在导电材料105的合并 部分之上并且与导电材料105的合并部分接触的第二部分(例如，第二栅 极电介质100B)。第一栅极电介质100A包括界面层101A和高k栅极电 介质103A，并且第二栅极电介质100B包括界面层101B和高k栅极电介质 103B。即，导电材料105可以连续地延伸且完全地填充栅极电介质100中 在第一纳米结构52中的相邻纳米结构上的部分之间的区域。要注意的是， 在区域50I中没有分隔导电材料105的不同区域的阻挡层。例如，栅极电 极在区域50I中可以没有任何阻挡层。通过省略内部区域50I中的阻挡层， 可以简化制造工艺。此外，已经观察到，导电材料105的厚度变化(例如， 厚度T1和T2之间的差)不会显著地影响所产生的晶体管的电气性能。例 如，在实验数据中，具有不同厚度的导电材料105的晶体管(例如，如图 18A和18B所示)具有约4.89V的有效功函数。相比之下，具有更均匀的 WFM层的晶体管(例如，如由防止WFM层在区域50I中合并的中间阻挡 层提供的)具有约4.90V的有效功函数。因此，各种实施例允许更容易地 制造具有类似有效功函数的晶体管，而不会显著降低所产生的晶体管的电 气性能。
在图19A、图19B、图19C和图19D中，沉积栅极电极102的剩余部 分以填充第二凹槽98的剩余部分。例如，粘合层115和填充金属117可以 沉积在导电材料105之上。所产生的栅极电极102被形成用于替换栅极， 并且可以包括导电材料105、粘合层115和填充金属117。图19C示出了沿 着图19B的线X-X’的自上而下视图(例如，在区域50I中)，而图19D 示出了沿着图19B的线Y-Y’的自上而下视图(例如，通过第一纳米结构 52)。
在一些实施例中，粘合层115共形地沉积在p型区域50P中的导电材 料105上。在一些实施例中，粘合层115包括氮化钛、氮化钽等。可以通 过CVD、ALD、PECVD、PVD等来沉积粘合层115。粘合层115可以被替 代地称为胶层，并且改进例如导电材料105和上覆填充金属117之间的粘 附性。
填充金属117随后可以沉积在粘合层115之上。在一些实施例中，填 充金属117包含通过CVD、ALD、PECVD、PVD等沉积的钴、钌、铝、 钨及其组合等。在一些实施例中，填充金属117可以包含使用CVD工艺沉 积的钨。已经观察到，CVD为填充金属117提供了改进的沉积速率。在一 些实施例中，沉积填充金属117的CVD工艺可以包括在CVD工艺室中提 供第一前体(例如，WF6等)和第二前体(例如SiH4等)。在一些实施例 中，第一前体和第二前体可以在用于填充金属117的CVD工艺期间同时供 应。
在p型区域50P中，栅极电介质100、导电材料105、粘合层115和填 充金属117各自可以形成在第一纳米结构52的顶表面、侧壁和底表面上。 栅极电介质100、导电材料105、粘合层115和填充金属117也可以沉积在 第一ILD 96、CESL 94、第一间隔体81和STI区域68的顶表面上。在填 充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电 介质100、导电材料105、粘合层115和填充金属117的多余部分，这些多 余部分位于第一ILD96的顶表面之上。因此，栅极电极102和栅极电介质 100的材料的剩余部分形成所产生的纳米FET的替换栅极结构。栅极电极 102和栅极电介质100可以统称为“栅极结构”。
尽管图19A和19B将栅极电介质100和栅极电极102示出为具有直侧 壁和方形角，但是栅极电介质100和栅极电极102可以具有不同的配置。 例如，图20示出了根据另一实施例的栅极电介质100和栅极电极102的截 面视图。在图20中，类似的附图标记表示使用类似的工艺形成的图19A和 19B中的类似元件。然而，在图20中，由于第一纳米结构52具有圆形角， 所以栅极电介质100和栅极电极102可以同样具有圆形角。
此外，尽管图19A和19B示出了第一纳米结构52中的最底部纳米结 构与底层鳍66接触，但如图21所示，第一纳米结构52中的最底部纳米结 构(例如，第一纳米结构52A)可以与底层鳍66分隔开。在图20中，类 似的附图标记表示使用类似的工艺形成的图19A和19B中的类似元件。可 以例如通过在第一纳米结构52和鳍66之间设置第二纳米结构54并且随后去除如上所述的第二纳米结构54来形成图21的结构。结果，栅极电介质 100和导电材料105的部分可以设置在第一纳米结构52中的最底部纳米结 构和鳍66之间。
图22A和22B示出了n型区域50N中的栅极堆叠。在n型区域50N中 形成栅极堆叠可以包括首先去除n型区域50N中的第一纳米结构52。可以 通过在p型区域50P之上形成掩模(未示出)并使用对第一纳米结构52的 材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等的各向同性蚀刻工艺来去 除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构54、衬底 50和STI区域68保持相对不被蚀刻。在第一纳米结构52A-52C包括例如 SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用 四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等来去除n型区域50N 中的第一纳米结构52。
然后在n型区域50N中的第二纳米结构54之上并围绕n型区域50N中 的第二纳米结构54形成栅极堆叠。栅极堆叠包括栅极电介质100和栅极电 极127。在一些实施例中，n型区域50N和p型区域50P中的栅极电介质 100可以同时形成。此外，可以在形成栅极电极102(参见图19A和19B) 之前或之后形成栅极电极127的至少部分，并且可以在掩蔽p型区域50P 的同时形成栅极电极127的至少部分。因此，栅极电极127可以包括与栅 极电极102不同的材料。例如，栅极电极127可以包括导电层121、阻挡层123和填充金属125。导电层121可以为n型功函数金属(WFM)层，其 包含n型金属，例如钛铝、碳化钛铝、钽铝、碳化钽及其组合等。可以通 过CVD、ALD、PECVD、PVD等来沉积导电层121。阻挡层123可以包含 氮化钛、氮化钽、碳化钨及其组合等，并且阻挡层123可以进一步用作粘 合层。可以通过CVD、ALD、PECVD、PVD等来沉积阻挡层123。填充金 属125可以包含通过CVD、ALD、PECVD、PVD等沉积的钴、钌、铝、 钨及其组合等。填充金属125可以具有或可以不具有相同的材料成分，并 且与填充金属117同时沉积。
在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去 除栅极电介质100和栅极电极127的多余部分，这些多余部分位于第一ILD 96的顶表面之上。因此，栅极电极127和栅极电介质100的材料的剩余部 分形成n型区域50N的所产生的纳米FET的替换栅极结构。在p型区域 50P中用于去除栅极电极102的多余材料和在n型区域50N中用于去除栅极电极127的多余材料的CMP工艺可以同时或单独地执行。
在图23A-23C中，栅极结构(包括栅极电介质100、栅极电极102和 栅极电极127)是凹陷的，使得凹槽直接形成在栅极结构之上和第一间隔 体81的相对部分之间。包括一层或多层电介质材料(例如氮化硅、氮氧化 硅等)的栅极掩模104填充在凹槽中，然后进行平坦化工艺以去除电介质 材料中在第一ILD 96之上延伸的多余部分。随后形成的栅极接触部(例如 下面针对图24A和24B讨论的栅极接触部114)穿透栅极掩模104以接触 凹陷的栅极电极102和127的顶表面。
如图23A-23C进一步示出的，第二ILD 106沉积在第一ILD 96和栅极 掩模104之上。在一些实施例中，第二ILD 106是由FCVD形成的可流动 膜。在一些实施例中，第二ILD106由诸如PSG、BSG、BPSG、USG等的 电介质材料形成，并且可以通过诸如CVD、PECVD等的任何合适的方法 沉积。
在图24A-24C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极 掩模104以形成第三凹槽108，从而暴露外延源极/漏极区域92和/或栅极 结构的表面。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺进行蚀 刻来形成第三凹槽108。在一些实施例中，可以使用第一蚀刻工艺使第三 凹槽108蚀刻穿过第二ILD 106和第一ILD 96；可以使用第二蚀刻工艺使 第三凹槽108蚀刻穿过栅极掩模104；并且然后可以使用第三蚀刻工艺使 第三凹槽108蚀刻穿过CESL 94。可以在第二ILD 106之上形成掩模(例 如光致抗蚀剂)并且对其进行图案化，以掩蔽第二ILD 106的部分免受第 一蚀刻工艺和第二蚀刻工艺。在一些实施例中，蚀刻工艺可以过度蚀刻， 并且因此，第三凹槽108延伸至外延源极/漏极区域92和/或栅极结构中， 并且第三凹槽108的底部可以与外延源极/漏极区域92和/或栅极结构齐平 (例如，处于同一水平上，或具有离衬底相同的距离)或低于外延源极/漏 极区域92和/或栅极结构(例如，更靠近衬底)。尽管图23B将第三凹槽 108示出为在相同的截面中暴露外延源极/漏极区域92和栅极结构，但在各 种实施例中，外延源极/漏极区域92和栅极结构可以暴露在不同的截面上， 从而降低了使随后形成的接触部短路的风险。
在形成第三凹槽108之后，在外延源极/漏极区域92之上形成硅化物 区域110。在一些实施例中，通过以下方式来形成硅化物区域110：首先将 金属(未示出)沉积在外延源极/漏极区域92的暴露部分之上，所述金属 (例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属 或它们的合金)能够与底层外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)进行反应以形成硅化物或锗化物区域，然后执行热退火工 艺以形成硅化物区域110。然后，例如通过蚀刻工艺，去除沉积金属的未 反应部分。尽管硅化物区域110被称为硅化物区域，但硅化物区域110也 可以是锗化物区域或者硅锗化物区域(例如，包含硅化物和锗化物的区 域)。在实施例中，硅化物区域110包含TiSi，并且其厚度在约2nm到约 10nm之间的范围内。
接下来，在图25A-25C中，在第三凹槽108中形成接触部112和114 (也可以称为接触插塞)。接触部112和114可以各自包括一个或多个层， 例如阻挡层、扩散层和填充材料。例如，在一些实施例中，接触部112和 114中的每一个包括阻挡层和导电材料，并且电耦合到底层导电特征(例 如，所示实施例中的栅极电极102、栅极电极127和/或硅化物区域110)。 接触部114电耦合到栅极电极102和127并且可以被称为栅极接触部，并 且接触部112电耦合到硅化物区域110并且可以被称为源极/漏极接触部。 阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、 银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第 二ILD 106的表面去除多余的材料。
图26A-26C示出了根据一些替代实施例的器件的截面视图。图26A示 出了图1所示的参考截面A-A’。图26B示出了图1所示的参考截面B- B’。图26C示出了图1所示的参考截面C-C’。在图26A-26C中，类似 的附图标记表示由与图25A-25C的结构类似的工艺形成的元件。然而，在 图26A-26C中，n型区域50N和p型区域50P中的沟道区域包含相同的材 料。例如，包含硅的第二纳米结构54为p型区域50P中的p型NSFET和n 型区域50N中的n型NSFET提供沟道区域。可以例如通过以下方式来形成 图26A-26C的结构：同时从p型区域50P和n型区域50N两者中去除第一 纳米结构52；围绕p型区域50P中的第二纳米结构54沉积栅极电介质100 和栅极电极102；以及围绕n型区域50N中的第二纳米结构54沉积栅极介 质100和栅极电极127。
各种实施例提供了晶体管的栅极堆叠(例如，纳米FET)，而在相邻 纳米结构之间没有阻挡层。已经确定，由于WFM层的合并区域(例如， 纳米FET的纳米线之间)引起的厚度变化可能不会显著影响晶体管的电气 特性(例如，已经观察到相对类似的有效功函数)。通过不围绕WFM层 沉积阻挡层(例如，为了防止WFM层的部分合并)，可以改进制造的容 易程度。这在特征尺寸小的高级半导体节点中尤其如此，因为阻挡层材料 (例如，氮化钽等)可能难以在小空间中沉积。因此，通过在栅极堆叠中 省略这种阻挡层并允许WFM层在某些区域合并，可以提高制造的容易程 度并且可以减少制造缺陷(例如，由不良阻挡层沉积引起的)，而不会显 著影响所产生的晶体管的电气性能。
在一些实施例中，一种器件包括：第一纳米结构；第二纳米结构，第 二纳米结构位于第一纳米结构之上；第一高k栅极电介质，第一高k栅极 电介质围绕第一纳米结构设置；第二高k栅极电介质，第二高k栅极电介 质围绕第二纳米结构设置；以及栅极电极，栅极电极位于第一高k栅极电 介质和第二高k栅极电介质之上。栅极电极中位于第一纳米结构和第二纳 米结构之间的部分包括填充第一高k栅极电介质和第二高k栅极电介质之 间的区域的p型功函数金属的第一部分。可选地，在一些实施例中，p型 功函数金属的第一部分包括位于第一纳米结构和第二纳米结构之间的接缝。 可选地，在一些实施例中，p型功函数金属的第一部分具有第一厚度，其 中，p型功函数金属中位于第一纳米结构的侧壁上的第二部分具有第二厚 度，并且其中，第一厚度大于第二厚度。可选地，在一些实施例中，第一 厚度与第二厚度的比率不超过2:1。可选地，在一些实施例中，第二厚度 在
Figure BDA0002811838200000263
到
Figure BDA0002811838200000264
的范围内。可选地，在一些实施例中，第二厚度与p型功函 数金属的最小宽度的比率在0.03到1的范围内。可选地，在一些实施例中， p型功函数金属的最小宽度在10nm到180nm的范围内。可选地，在一些实 施例中，栅极电极中位于第一纳米结构和第二纳米结构之间的部分没有任何阻挡层。可选地，在一些实施例中，栅极电极还包括位于p型功函数金 属之上的粘合层，粘合层不在第一纳米结构和第二纳米结构之间延伸。可 选地，在一些实施例中，第一纳米结构的高度与第一纳米结构的宽度的比 率在0.05到4的范围内。
在一些实施例中，一种晶体管包括：第一纳米结构，第一纳米结构位 于半导体衬底之上；第二纳米结构，第二纳米结构位于第一纳米结构之上； 栅极电介质，栅极电介质围绕第一纳米结构和第二纳米结构；以及栅极电 极，栅极电极位于栅极电介质之上。栅极电极包括：p型功函数金属，其 中，p型功函数金属从栅极电介质中位于第一纳米结构上的第一部分连续 地延伸到栅极电介质中位于第二纳米结构上的第二部分；粘合层，粘合层 位于p型功函数金属之上；以及填充金属，填充金属位于粘合层之上。可 选地，在一些实施例中，p型功函数金属在第二纳米结构的顶表面上具有 第一厚度，并且在第一纳米结构和第二纳米结构之间具有第二厚度，其中， 第一厚度小于第二厚度。可选地，在一些实施例中，p型功函数金属包括 位于第一纳米结构和第二纳米结构之间的接缝。可选地，在一些实施例中， p型功函数金属包含氮化钛。可选地，在一些实施例中，晶体管还包括界 面层，界面层位于栅极电介质之下，界面层围绕第一纳米结构和第二纳米 结构，并且栅极电介质包含高k材料。
在一些实施例中，一种方法包括：围绕第一纳米结构和第二纳米结构 沉积栅极电介质，第一纳米结构设置在第二纳米结构之上；以及在栅极电 介质之上沉积p型功函数金属。沉积p型功函数金属包括：在第二纳米结 构的顶表面上沉积p型功函数金属的第一部分，并且在第二纳米结构的底 表面上沉积p型功函数金属的第二部分；以及继续沉积p型功函数金属， 直到p型功函数金属的第一部分与p型功函数金属的第二部分合并。可选 地，在一些实施例中，该方法还包括：在p型功函数金属之上沉积粘合层； 以及在粘合层之上沉积填充金属。可选地，在一些实施例中，沉积p型功 函数金属包括沉积具有以下特征的p型功函数金属：第一纳米结构和第二 纳米结构之间的第一厚度；以及第一纳米结构的侧壁上的第二厚度，第一 厚度大于第二厚度。可选地，在一些实施例中，第一厚度与第二厚度的比率不超过2:1。可选地，在一些实施例中，沉积p型功函数金属包括在p型 功函数金属的第一部分和p型功函数金属的第二部分之间形成接缝。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解 本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公 开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本 文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效 结构不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和 范围的情况下在本公开中进行各种改变、替换和更改。
示例1是一种半导体器件，包括：第一纳米结构；第二纳米结构，所 述第二纳米结构位于所述第一纳米结构之上；第一高k栅极电介质，所述 第一高k栅极电介质围绕所述第一纳米结构设置；第二高k栅极电介质， 所述第二高k栅极电介质围绕所述第二纳米结构设置；以及栅极电极，所 述栅极电极位于所述第一高k栅极电介质和所述第二高k栅极电介质之上， 其中，所述栅极电极中位于所述第一纳米结构和所述第二纳米结构之间的 部分包括填充所述第一高k栅极电介质和所述第二高k栅极电介质之间的 区域的p型功函数金属的第一部分。
示例2是示例1所述的器件，其中，所述p型功函数金属的所述第一 部分包括位于所述第一纳米结构和所述第二纳米结构之间的接缝。
示例3是示例1所述的器件，其中，所述p型功函数金属的所述第一 部分具有第一厚度，其中，所述p型功函数金属中位于所述第一纳米结构 的侧壁上的第二部分具有第二厚度，并且其中，所述第一厚度大于所述第 二厚度。
示例4是示例3所述的器件，其中，所述第一厚度与所述第二厚度的 比率不超过2:1。
示例5是示例3所述的器件，其中，所述第二厚度在
Figure BDA0002811838200000283
到
Figure BDA0002811838200000284
的范 围内。
示例6是示例3所述的器件，其中，所述第二厚度与所述p型功函数 金属的最小宽度的比率在0.03到1的范围内。
示例7是示例6所述的器件，其中，所述p型功函数金属的所述最小 宽度在10nm到180nm的范围内。
示例8是示例1所述的器件，其中，所述栅极电极中位于所述第一纳 米结构和所述第二纳米结构之间的所述部分没有任何阻挡层。
示例9是示例1所述的器件，其中，所述栅极电极还包括位于所述p 型功函数金属之上的粘合层，所述粘合层不在所述第一纳米结构和所述第 二纳米结构之间延伸。
示例10是示例1所述的器件，其中，所述第一纳米结构的高度与所述 第一纳米结构的宽度的比率在0.05到4的范围内。
示例11是一种晶体管，包括：第一纳米结构，所述第一纳米结构位于 半导体衬底之上；第二纳米结构，所述第二纳米结构位于所述第一纳米结 构之上；栅极电介质，所述栅极电介质围绕所述第一纳米结构和所述第二 纳米结构；以及栅极电极，所述栅极电极位于栅极电介质之上，其中，所 述栅极电极包括：p型功函数金属，其中所述p型功函数金属从所述栅极 电介质中位于所述第一纳米结构上的第一部分连续地延伸到所述栅极电介 质中位于所述第二纳米结构上的第二部分；粘合层，所述粘合层位于所述 p型功函数金属之上；以及填充金属，所述填充金属位于所述粘合层之上。
示例12是示例11所述的晶体管，其中，所述p型功函数金属在所述 第二纳米结构的顶表面上具有第一厚度，并且在所述第一纳米结构和所述 第二纳米结构之间具有第二厚度，其中，所述第一厚度小于所述第二厚度。
示例13是示例11所述的晶体管，其中，所述p型功函数金属包括位 于所述第一纳米结构和所述第二纳米结构之间的接缝。
示例14是示例11所述的晶体管，其中，所述p型功函数金属包含氮 化钛。
示例15是示例11所述的晶体管，还包括界面层，所述界面层位于所 述栅极电介质之下，所述界面层围绕所述第一纳米结构和所述第二纳米结 构，并且所述栅极电介质包含高k材料。
示例16是一种用于形成半导体器件的方法，包括：围绕第一纳米结构 和第二纳米结构沉积栅极电介质，所述第一纳米结构设置在所述第二纳米 结构之上；以及在所述栅极电介质之上沉积p型功函数金属，其中，沉积 所述p型功函数金属包括：在所述第二纳米结构的顶表面上沉积所述p型 功函数金属的第一部分，并且在所述第二纳米结构的底表面上沉积所述p 型功函数金属的第二部分；以及继续沉积所述p型功函数金属，直到所述 p型功函数金属的所述第一部分与所述p型功函数金属的所述第二部分合 并。
示例17是示例16所述的方法，还包括：在所述p型功函数金属之上 沉积粘合层；以及在所述粘合层之上沉积填充金属。
示例18是示例17所述的方法，其中，沉积所述p型功函数金属包括 沉积具有以下特征的所述p型功函数金属：所述第一纳米结构和所述第二 纳米结构之间的第一厚度；以及所述第一纳米结构的侧壁上的第二厚度， 所述第一厚度大于所述第二厚度。
示例19是示例18所述的方法，其中，所述第一厚度与所述第二厚度 的比率不超过2:1。
示例20是示例17所述的方法，沉积所述p型功函数金属包括在所述p 型功函数金属的所述第一部分和所述p型功函数金属的所述第二部分之间 形成接缝。

Claims (10)

1.一种半导体器件，包括：
第一纳米结构；
第二纳米结构，所述第二纳米结构位于所述第一纳米结构之上；
第一高k栅极电介质，所述第一高k栅极电介质围绕所述第一纳米结构设置；
第二高k栅极电介质，所述第二高k栅极电介质围绕所述第二纳米结构设置；以及
栅极电极，所述栅极电极位于所述第一高k栅极电介质和所述第二高k栅极电介质之上，其中，所述栅极电极中位于所述第一纳米结构和所述第二纳米结构之间的部分包括填充所述第一高k栅极电介质和所述第二高k栅极电介质之间的区域的p型功函数金属的第一部分。
2.根据权利要求1所述的器件，其中，所述p型功函数金属的所述第一部分包括位于所述第一纳米结构和所述第二纳米结构之间的接缝。
3.根据权利要求1所述的器件，其中，所述p型功函数金属的所述第一部分具有第一厚度，其中，所述p型功函数金属中位于所述第一纳米结构的侧壁上的第二部分具有第二厚度，并且其中，所述第一厚度大于所述第二厚度。
4.根据权利要求3所述的器件，其中，所述第一厚度与所述第二厚度的比率不超过2:1。
5.根据权利要求3所述的器件，其中，所述第二厚度在
Figure FDA0002811838190000011
到
Figure FDA0002811838190000012
的范围内。
6.根据权利要求3所述的器件，其中，所述第二厚度与所述p型功函数金属的最小宽度的比率在0.03到1的范围内。
7.根据权利要求6所述的器件，其中，所述p型功函数金属的所述最小宽度在10nm到180nm的范围内。
8.根据权利要求1所述的器件，其中，所述栅极电极中位于所述第一纳米结构和所述第二纳米结构之间的所述部分没有任何阻挡层。
9.一种晶体管，包括：
第一纳米结构，所述第一纳米结构位于半导体衬底之上；
第二纳米结构，所述第二纳米结构位于所述第一纳米结构之上；
栅极电介质，所述栅极电介质围绕所述第一纳米结构和所述第二纳米结构；以及
栅极电极，所述栅极电极位于栅极电介质之上，其中，所述栅极电极包括：
p型功函数金属，其中，所述p型功函数金属从所述栅极电介质中位于所述第一纳米结构上的第一部分连续地延伸到所述栅极电介质中位于所述第二纳米结构上的第二部分；
粘合层，所述粘合层位于所述p型功函数金属之上；以及
填充金属，所述填充金属位于所述粘合层之上。
10.一种用于形成半导体器件的方法，包括：
围绕第一纳米结构和第二纳米结构沉积栅极电介质，所述第一纳米结构设置在所述第二纳米结构之上；以及
在所述栅极电介质之上沉积p型功函数金属，其中，沉积所述p型功函数金属包括：
在所述第二纳米结构的顶表面上沉积所述p型功函数金属的第一部分，并且在所述第二纳米结构的底表面上沉积所述p型功函数金属的第二部分；以及
继续沉积所述p型功函数金属，直到所述p型功函数金属的所述第一部分与所述p型功函数金属的所述第二部分合并。
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