CN113270404A - 半导体器件及方法 - Google Patents

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CN113270404A
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CN
China
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drain
region
layer
semiconductor
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王冠人
张云闵
黄玉莲
傅劲逢
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请公开了半导体器件及方法。公开了一种半导体器件及其形成方法，该半导体器件包括延伸到源极/漏极区域中，在源极/漏极区域的最顶表面下方的源极/漏极接触件。在一个实施例中，一种半导体器件包括：半导体衬底；第一沟道区域，在半导体衬底之上；第一栅极堆叠，在半导体衬底之上并且围绕第一沟道区域的四个侧；第一外延源极/漏极区域，与第一栅极堆叠和第一沟道区域相邻；以及第一源极/漏极接触件，耦合至第一外延源极/漏极区域，第一源极/漏极接触件的最底表面延伸到第一沟道区域的最顶表面下方。

Description

半导体器件及方法
技术领域
本公开总体涉及半导体器件及方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、手机、数码相机、和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底上方按顺序沉积绝缘或电介质层、导电层、和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多元件集成到给定区域中。但是，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一方面，提供了一种半导体器件，包括：半导体衬底；第一沟道区域，在所述半导体衬底之上；第一栅极堆叠，在所述半导体衬底之上并且围绕所述第一沟道区域的四个侧；第一外延源极/漏极区域，与所述第一栅极堆叠和所述第一沟道区域相邻；以及第一源极/漏极接触件，耦合至所述第一外延源极/漏极区域，所述第一源极/漏极接触件的最底表面延伸到所述第一沟道区域的最顶表面下方。
根据本公开的另一方面，提供了一种用于形成半导体器件的方法，包括：在半导体衬底之上形成栅极堆叠；在与所述栅极堆叠相邻的所述半导体衬底中外延生长第一源极/漏极区域，外延生长所述第一源极/漏极区域包括：外延生长第一半导体材料；在所述第一半导体材料之上外延生长第二半导体材料；以及在所述第二半导体材料之上外延生长第三半导体材料，其中，所述第一半导体材料中的掺杂剂的原子浓度在所述第三半导体材料中的掺杂剂的原子浓度与所述第二半导体材料中的掺杂剂的原子浓度之间；蚀刻所述第一源极/漏极区域以在所述第一源极/漏极区域中形成第一凹槽，其中，所述第一凹槽延伸穿过所述第三半导体材料并且部分地穿过所述第二半导体材料，所述第一凹槽的最底表面设置在所述第二半导体材料的最底表面之上，其中，蚀刻所述第一源极/漏极区域包括使用第一蚀刻工艺以及具有与所述第一蚀刻工艺不同的蚀刻剂的第二蚀刻工艺来迭代地蚀刻所述第一源极/漏极区域；以及在所述第一凹槽中形成第一源极/漏极接触件，所述第一源极/漏极接触件耦合到所述第一源极/漏极区域。
根据本公开的又一方面，提供了一种半导体器件，包括：鳍，在半导体衬底之上；栅极堆叠，在所述鳍之上；外延源极/漏极区域，在与所述栅极堆叠相邻的所述鳍之上；以及源极/漏极接触件，耦合至所述外延源极/漏极区域，其中所述源极/漏极接触件的最底表面延伸到所述鳍的顶表面下方第一距离，其中所述第一距离与所述外延源极/漏极区域的高度的比率为1：3至1：2。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的包括纳米结构场效应晶体管(NSFET)的半导体器件的示例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图20A、图20B、图21A、图21B、图21C、图21D、图21E、图22A、图22B、图22C、图22D、图22E、图22F、图23A 和图23B是根据一些实施例的制造半导体器件的中间阶段的截面图。
图24示出了根据一些实施例的三维视图中的包括鳍式场效应晶体管(FinFET)的半导体器件的示例。
图25、图26、图27、图28、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B、图36A、图36B、图37A、图37B、图38A、图38B、图38C、图39A、图39B、图39C、图40A、图40B、图40C、图41A和图41B是根据一些实施例的制造半导体器件的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
各种实施例提供了半导体器件及其形成方法，其中，源极/漏极接触件延伸超过外延源极/漏极区域的顶表面并延伸到外延源极/漏极区域中。在具体实施例中，可以通过层间电介质形成第一凹槽，以暴露外延源极/漏极区域的顶表面。然后可以使用两周期等离子体蚀刻工艺来在外延源极/漏极区域中蚀刻第二凹槽，其距离相邻的沟道区域的顶表面的深度大于约15nm。然后可以用导电材料填充第一凹槽和第二凹槽，以形成源极/漏极接触件。形成延伸到外延源极/漏极区域中的源极/漏极接触件可以减小源极/漏极接触件与半导体器件的沟道区域之间的距离，这可以降低源极/漏极接触件电阻(Rcsd)并改善半导体器件的电性能。
图1示出了根据一些实施例的纳米结构(例如，纳米片、纳米线、全栅极等)场效应晶体管(NSFET)的示例。NSFET包括衬底50(例如，半导体衬底)之上的纳米结构55。纳米结构55包括第二半导体层54A-54C，其用作纳米结构55的沟道区域。浅沟槽隔离(STI)区域58设置在衬底50中，并且纳米结构55设置在相邻的STI区域58之上和之间。尽管STI区域58被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底或者半导体衬底和STI区域的组合。
栅极电介质层100沿着纳米结构55的顶表面、侧壁和底表面，例如，在第二半导体层54A-54C中的每一个的顶表面、侧壁和底表面上，以及沿着衬底50的部分的顶表面和侧壁。栅极电极102在栅极电介质层100之上。外延源极/漏极区域92设置在纳米结构55、栅极电介质层100和栅极电极102的相反侧。图1进一步示出了在后面的图中使用的参考横截面。横截面A-A’沿着栅极电极102的纵轴，并且在例如与NSFET的外延源极/漏极区域92之间的电流流动方向垂直的方向上。横截面B-B’垂直于横截面A-A’，并且沿着纳米结构55的纵轴并在例如NSFET的外延源极/漏极区域92之间的电流流动的方向上。横截面C-C’平行于横截面A-A’，并延伸穿过NSFET的外延源极/漏极区域92。为了清楚起见，后续附图参考这些参考横截面。
本文讨论的一些实施例是在使用后栅极工艺形成的NSFET和鳍式场效应晶体管(FinFET)的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在诸如平面FET之类的平面器件中使用的方面。
图2至图23B是根据一些实施例的制造NSFET的中间阶段的截面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、图18A、图22A和图23A示出了图1所示的参考横截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图21D、图21E、图22B、图22F和图23B示出了图1所示的参考横截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图18C、图19A、图20A、图21A、图21C、图22C、图22D和图22E示出了图1所示的参考横截面C-C’。
在图2中，提供了用于形成NSFET衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷化镓砷化物、铝铟砷化物、砷化铝镓、砷化镓铟、磷化镓铟、和/或砷化镓铟；或其组合。
衬底50具有区域50N和区域50P。区域50N可用于形成n型器件，例如，NMOS晶体管，如n型NSFET。区域50P可用于形成p型器件，例如，PMOS晶体管，如p型NSFET。区域50N可以与区域50P实体分开(如分隔件51所示)，并且可以在区域50N与区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
衬底50可以被轻微掺杂有p型或n型杂质。可以对衬底50的上部部分执行抗穿通(APT)注入，以形成APT区域53。在APT注入期间，可以在区域50N和区域50P中注入掺杂剂。掺杂剂可以具有与将在区域50N和区域50P中的每一个中形成的源极/漏极区域(例如，外延源极/漏极区域92，下面参考图12A-12C讨论)的导电类型相反的导电类型。APT区域53可以延伸到所得的NSFET中的随后形成的源极/漏极区域下方，其将在后续工艺中形成。APT区域53可用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域53中的掺杂浓度可以从约1×1018原子/cm3到约1×1019原子/cm3。为了简单和清晰起见，在后续附图中未示出APT区域53。
进一步在图2中，在衬底50之上形成多层堆叠56。多层堆叠56包括交替的不同半导体材料的第一半导体层52和第二半导体层54。第一半导体层52可以由第一半导体材料形成，其可以包括例如硅锗(SiGe)等。第二半导体层54可以由第二半导体材料形成，其可以包括例如硅(Si)、硅碳(SiC)等。在其他实施例中，第一半导体层52可以由第二半导体材料形成，并且第二半导体层54可以由第一半导体材料形成。为了说明的目的，多层堆叠56包括三个第一半导体层52(例如，第一半导体层52A-52C)以及三个第二半导体层54(例如，第二半导体层54A-54C)。在其他实施例中，多层堆叠56可以包括任意数量的第一半导体层52和第二半导体层54。多层堆叠56的每个层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等之类的工艺来外延生长。
为了说明的目的，第二半导体层54将被描述为在完整的NSFET器件中形成沟道区域。第一半导体层52可以是牺牲层，其可以随后被去除。然而，在一些实施例中，第二半导体层54A-54C可以在完整的NSFET器件中形成沟道区域，而第一半导体层52A-52D可以是牺牲层。
在图3中，在多层堆叠56中形成纳米结构55，并且蚀刻衬底50。在一些实施例中，可以通过在多层堆叠56和衬底50中蚀刻沟槽来形成纳米结构55。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任意适当的方法对纳米结构55和衬底50进行图案化。例如，可以使用一个或多个光刻工艺来对纳米结构55和衬底50进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对纳米结构55和衬底50进行图案化。在一些实施例中，在对纳米结构55和衬底50图案化之后，掩模(或其他层)可以保留在纳米结构55上。
在图4中，与衬底50的图案化部分和纳米结构55相邻地形成浅沟槽隔离(STI)区域58。可以通过在衬底50之上以及相邻的纳米结构55/衬底50的图案化部分之间形成绝缘材料(未单独示出)来形成STI区域58。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以将沉积的材料转换为另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。绝缘材料可以包括单层或可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。
然后，对绝缘材料施加去除工艺以去除纳米结构55之上的过量的绝缘材料。在一些实施例中，可以采用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺可以使绝缘材料和纳米结构55平坦化。平坦化工艺暴露纳米结构55，使得纳米结构55和绝缘材料的顶表面在平坦化工艺完成之后是齐平的。
然后使绝缘材料凹陷以形成如图4所示的STI区域58。绝缘材料被凹陷为使得纳米结构55和衬底50的上部部分从相邻的STI区域58之间突出。此外，STI区域58的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域58的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域58可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比纳米结构55和衬底50的材料更快的速率蚀刻绝缘材料的材料)。例如，可以采用使用例如稀释氢氟酸(dHF)酸的氧化物去除。
关于图2-4描述的工艺仅是如何形成纳米结构55的一个示例。在一些实施例中，纳米结构55可以通过外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以蚀刻穿过电介质层的沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成纳米结构55。在纳米结构55中，外延结构可以包括第一半导体材料和第二半导体材料的交替层。衬底50可以包括外延结构，其可以是同质外延结构或异质外延结构。随后可以使电介质层凹陷，使得衬底50的部分和纳米结构55从电介质层突出。在其中外延生长衬底50的部分和纳米结构55的实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免之前和之后的注入，但原位掺杂和注入掺杂可以一起使用。
更进一步，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，衬底50的上部部分可以由下列项形成：硅锗(SixGe1-x，其中，x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图4中，可以在纳米结构55和/或衬底50中形成适当的阱(未单独示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在进一步的实施例中，可以在区域50N和区域50P的每一个中形成P阱或N阱。
在包括不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的纳米结构55、衬底50和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50P。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1×1018原子/cm3，例如，约1×1016原子/cm3至约1×1018原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50P的注入之后，在区域50P中的纳米结构55、衬底50和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50N。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度等于或小于1×1018原子/cm3，例如，约1×1016原子/cm3至约1×1018原子/cm3。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但原位掺杂和注入掺杂可以一起使用。
在图5中，在纳米结构55和衬底50上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以沉积在虚设电介质层60之上，并然后通过诸如CMP之类的工艺来平坦化。掩模层64可以沉积在虚设栅极层62之上。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域中已知且用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由相对于STI区域58的材料具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层62和单个掩模层64。应注意，仅出于说明目的，虚设电介质层60被示为仅覆盖纳米结构55和衬底50。在一些实施例中，虚设电介质层60可被沉积为使得虚设电介质层60覆盖STI区域58，延伸到虚设栅极层62和STI区域58之间。
图6A至图23B示出了实施例器件的制造中的各种附加步骤。图6B至图23B示出了区域50N或区域50P中的特征。例如，图6B至图23B所示的结构可以适用于区域50N和区域50P二者。在每个附图所附的文字中描述了区域50N和区域50P的结构上的差异(如果存在)。
在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图5)进行图案化，以形成掩模74。可以使用可接受的蚀刻技术来将掩模74的图案转移至虚设栅极层62，以形成虚设栅极72。在一些实施例中，掩模74的图案还可以转移到虚设电介质层60。虚设栅极72覆盖纳米结构55的相应沟道区域。在实施例中，可以在包括第二半导体材料的第二半导体层54A-54C中形成沟道区域。掩模74的图案可被用于将每个虚设栅极72与相邻的虚设栅极72实体分离。虚设栅极72可以具有与相应的纳米结构55的长度方向基本上垂直的长度方向。
在图7A和图7B中，在图6A和图6B所示的结构之上形成第一间隔件层80和第二间隔件层82。在图7A和图7B中，第一间隔件层80形成在STI区域58的顶表面、纳米结构55和掩模74的顶表面和侧壁、以及衬底50、虚设栅极72和虚设电介质层60的侧壁上。第二间隔件层82沉积在第一间隔件层80之上。第一间隔件层80可以通过热氧化形成、或通过CVD、ALD等沉积。第一间隔件层80可以由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层82可以通过CVD、ALD等沉积。第二间隔件层82可以由氧化硅、氮化硅、氮氧化硅等形成。
在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。可以使用适当的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。如图8A所示，第一间隔件81和第二间隔件83设置在纳米结构55和衬底50的侧壁上。如图8B所示，第二间隔件层82可以从与掩模74、虚设栅极72和虚设电介质层60相邻的第一间隔件层80之上去除，并且第一间隔件81设置在掩模74、虚设栅极72和虚设电介质层60的侧壁上。
在形成第一间隔件81和第二间隔件83之后，可以执行用于轻微掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在区域50N之上形成掩模(例如，光致抗蚀剂)，而暴露区域50P，并且适当类型(例如，p型)的杂质可被注入到区域50P中的暴露的纳米结构55和衬底50中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如，光致抗蚀剂)，而暴露区域50N，并且适当类型(例如，n型)的杂质可被注入到区域50N中的暴露的纳米结构55和衬底50中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻微掺杂源极/漏极区域可以具有约1×1015原子/cm3至约1×1019原子/cm3的杂质浓度。可以使用退火来修复注入损坏并激活所注入的杂质。
注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序，例如，可以在形成第二间隔件83之前形成第一间隔件81、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A和图9B中，在纳米结构55和衬底50中形成第一凹槽86。第一凹槽86可以延伸穿过第一半导体层52A-52C和第二半导体层54A-54C，并延伸到衬底中。如图9A所示，STI区域58的顶表面可以与衬底50的顶表面齐平。在各个实施例中，第一凹槽86可以延伸到衬底50的顶表面，而不蚀刻衬底50；衬底50可被蚀刻为使得第一凹槽86的底表面设置在STI区域58的顶表面下方等。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻纳米结构55和衬底50来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模74掩蔽纳米结构55和衬底50的部分。可以使用单个蚀刻工艺来蚀刻多层堆叠56的每一层。在其他实施例中，可以使用多个蚀刻工艺来蚀刻多层堆叠56的层。可以使用定时蚀刻工艺来在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。
在图10A和图10B中，蚀刻被第一凹槽86暴露的、由第一半导体材料形成的多层堆叠56的层(例如，第一半导体层52A-52C)的侧壁的部分，以形成侧壁凹槽88。尽管第一半导体层52A-52C的侧壁在图10B中示出为笔直的，但侧壁可以是凹的或凸的。可以使用诸如湿法蚀刻等之类的各向同性蚀刻工艺来蚀刻侧壁。用于蚀刻第一半导体层52A-52C的蚀刻剂可以对第一半导体材料具有选择性，使得与第一半导体层52A-52C相比，第二半导体层54A-54C和衬底50保持相对未被蚀刻。在其中第一半导体层52A-52C包括例如SiGe并且第二半导体层54A-54C包括例如Si或SiC的实施例中，可以使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等来蚀刻多层堆叠56的侧壁。在其他实施例中，可以使用干法蚀刻工艺来蚀刻多层堆叠56的层。可以使用氟化氢、另一基于氟的气体等来蚀刻多层堆叠56的侧壁。
在图11A-图11C中，在侧壁凹槽88中形成第一内部间隔件90。可以通过在图10A和图10B所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但是可以利用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以蚀刻内部间隔件层以形成第一内部间隔件90。尽管在图11B中第一内部间隔件90的外侧壁被示为与第二半导体层54A-54C的侧壁齐平，但第一内部间隔件90的外侧壁可以延伸超过第二半导体层54A-54C的侧壁或从第二半导体层54A-54C的侧壁凹进。此外，尽管在图11B中第一内部间隔件90的外侧壁被示为笔直的，但第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图11C示出其中第一半导体层52A-52C的侧壁是凹的、第一内部间隔件90的外侧壁是凹、并且第一内部间隔件从第二半导体层54A-54C的侧壁凹入的实施例。可以通过诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可用于防止对通过后续蚀刻工艺形成的源极/漏极区域(例如，外延源极/漏极区域92，以下关于图12A至图12C讨论)的损坏。
在图12A-图12C中，在第一凹槽86中形成外延源极/漏极区域92，以在纳米结构55的第二半导体层54A-54C上施加应力，从而提高性能。如图12B所示，在第一凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极72被设置在外延源极/漏极区域92的相应的相邻对之间。外延源极/漏极区域92的高度H1为约40nm至约60nm，例如，约50nm。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极72分开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的所得NSFET的栅极短路。第一内部间隔件90可以用于将外延源极/漏极区域92与第一半导体层52A-52C分开适当的横向距离，以防止外延源极/漏极区域92与随后形成的所得NSFET的栅极之间的短路。
区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50P(例如，PMOS区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适用于n型NSFET的材料。例如，如果第二半导体层54A-54C是硅，则外延源极/漏极区域92可以包括在第二半导体层54A-54C上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。外延源极/漏极区域92可以具有从多层堆叠56的相应表面凸起的表面，并且可以具有小平面。
区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50N(例如，NMOS区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适用于p型NSFET的材料。例如，如果第二半导体层54A-54C是硅，则外延源极/漏极区域92可以包括在第二半导体层54A-54C上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从多层堆叠56的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域92、第二半导体层54A-54C、和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻微掺杂源极/漏极区域的工艺，然后进行退火。在一些实施例中，外延源极/漏极区域92可以在生长期间原位掺杂有掺杂剂。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。
作为用于在区域50N和区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的顶表面具有小平面，这些小平面横向向外扩展超过纳米结构55的侧壁。在一些实施例中，这些小平面使得同一NSFET的相邻的外延源极/漏极区域92合并，如图12A所示。在其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分离，如图12C所示。在图12A和图12C所示的实施例中，第一间隔件81可以形成为覆盖纳米结构55的侧壁和衬底50在STI区域58之上延伸的部分，从而阻止外延生长。在一些其他实施例中，可以调节用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到STI区域58的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。针对外延源极/漏极区域92可以使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可以由不同的半导体材料形成，并且可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在其中外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料层92C。
图12D示出了一个实施例，其中，第一半导体层52A-52C的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件从第二半导体层54A-54C的侧壁凹入。如图12D所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触，并且可以延伸超过第二半导体层54A-54C的侧壁。
在图13A-图13C中，第一层间电介质(ILD)96被分别沉积在图6A、图12B和图12A所示的结构之上(图7A-图12C的工艺不会改变图6A所示的横截面)。第一ILD 96可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD之类的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD 96与外延源极/漏极区域92、掩模74和第一间隔件81之间。CESL 94可以包括具有与上面的第一ILD 96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图14A-图14B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 96的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及第一间隔件81的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、第一间隔件81和第一ILD 96的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 96暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模74和第一间隔件81的顶表面齐平。
在图15A和图15B中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果存在)，从而形成第二凹槽98。虚设电介质层60在第二凹槽98中的部分也可以被去除。在一些实施例中，仅虚设栅极72被去除，并且虚设电介质层60保留并被第二凹槽98暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的第二凹槽98去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的第二凹槽98中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 96或第一间隔件81更快的速率选择性地蚀刻虚设栅极72。每个第二凹槽98暴露和/或覆盖多层堆叠56的部分，这些部分用作后续完成的NSFET中的沟道区域。用作沟道区域的多层堆叠56的部分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设电介质层60可以在蚀刻虚设栅极72时用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地去除虚设电介质层60。
在图16A和图16B中，去除第一半导体层52A-52C，延伸第二凹槽98。可以通过各向同性蚀刻工艺(例如，湿法蚀刻等)去除第一半导体层52A-52C。可以使用对第一半导体层52A-52C的材料具有选择性的蚀刻剂来去除第一半导体层52A-52C，而与第一半导体层52A-52C相比，第二半导体层54A-54C、衬底50、STI区域58保持相对未被蚀刻。在其中第一半导体层52A-52C包括例如SiGe，并且第二半导体层54A-54C包括例如Si或SiC的实施例中，可以使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等来去除第一半导体层52A-52C。
在图17A和图17B中，形成栅极电介质层100和栅极电极102以用于替换栅极。栅极电介质层100被共形地沉积在第二凹槽98中，例如，在衬底50的顶表面和侧壁上、以及在第二半导体层54A-54C的顶表面、侧壁和底表面上。栅极电介质层100还可以沉积在第一ILD96、CESL 94、第一间隔件81和STI区域58的顶表面上。根据一些实施例，栅极电介质层100包括氧化硅、氮化硅、或其多个层。在一些实施例中，栅极电介质层100包括高k电介质材料，并且在这些实施例中，栅极电介质层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅极电极102被分别沉积在栅极电介质层100之上，并填充第二凹槽98的其余部分。栅极电极102可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，尽管在图17A和图17B中示出了单层栅极电极102，但栅极电极102可以包括任意数量的衬里层、任意数量的功函数调整层、以及填充材料。可以在第二半导体层54A-54C中的每一个之间以及第二半导体层54A和衬底50之间的区域中沉积构成栅极电极102的层的任何组合。在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电极102的材料和栅极电介质层100的多余部分，这些多余部分在第一ILD 96的顶表面之上。栅极电极102的材料和栅极电介质层100的其余部分从而形成所得NSFET的替换栅极。栅极电极102和栅极电介质层100可以被统称为“栅极堆叠”。
区域50N和区域50P中的栅极电介质层100的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料，和/或每个区域中的栅极电极102可以通过不同的工艺形成，使得栅极电极102可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来掩模和暴露适当的区域。
在图18A-图18C中，在第一ILD 96之上沉积第二ILD 106。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。根据一些实施例，在形成第二ILD 106之前，使栅极堆叠(包括栅极电介质层100和相应的上覆栅极电极102)凹陷，从而在栅极堆叠正上方和第一间隔件81的相对部分之间形成凹槽。在凹槽中填充栅极掩模104，其包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)，然后进行平坦化工艺，以去除在第一ILD 96之上延伸的电介质材料的多余部分。随后形成的栅极接触件(例如，下面关于图23A和图23B讨论的栅极接触件114)穿过栅极掩模104以接触经凹陷的栅极电极102的顶表面。
在图19A和图19B中，蚀刻第二ILD 106、第一ILD 96和CESL 94以形成第三凹槽108，其暴露外延源极/漏极区域92的表面。可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)进行蚀刻来形成第三凹槽108。在一些实施例中，第三凹槽108可以使用第一蚀刻工艺蚀刻穿过第二ILD 106和第一ILD 96，然后可以使用第二蚀刻工艺蚀刻穿过CESL 94。可以在第二ILD 106之上形成掩模(例如，光致抗蚀剂)并进行图案化，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 106的部分。
在图20A和图20B中，在第三凹槽108的侧壁上形成第三间隔件110。可以在第二ILD106和外延源极/漏极区域92的顶表面上、以及第二ILD 106、第一ILD 96和CESL 94的侧壁上形成第三间隔件层(未单独示出)。第三间隔件层可以通过热氧化形成、或通过CVD、ALD等来沉积。第三间隔件层可以由氧化硅、氮化硅、氮氧化硅等形成。可以使用诸如各向异性蚀刻(例如，干法蚀刻工艺)等之类的合适的蚀刻工艺来蚀刻第三间隔件层，以形成第三间隔件110。如图20A和图20B所示，第三间隔件110可以保留在第三凹槽108中的第二ILD 106、第一ILD 96和CESL 94中的侧壁上。第三间隔件110可以具有从约2nm至约5nm的厚度，例如，约3nm，并且可以用于保护第二ILD 106、第一ILD 96和CESL 94的侧壁免于后续对外延源极/漏极区域92执行的蚀刻。在一些实施例中，第三间隔件110可以由氮化硅形成，并且可以用于防止来自随后形成的源极/漏极接触件(例如，下面参考图22A-图22F讨论的源极/漏极接触件112)的泄漏，并且可以用于改善击穿电压(Vbd)可靠性问题，从而提高性能并减少器件缺陷。
在图21A-图21E中，蚀刻外延源极/漏极区域92以延伸第三凹槽108。可以通过诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻外延源极/漏极区域92。可以通过迭代蚀刻工艺来蚀刻外延源极/漏极区域92，其中，每次迭代包括第三蚀刻工艺，随后是第四蚀刻工艺。第三蚀刻工艺和第四蚀刻工艺可以与用于蚀刻第一ILD 96、第二ILD 106和CESL 94的第一蚀刻工艺和第二蚀刻工艺不同。迭代蚀刻工艺可以重复5次迭代到20次迭代，例如，10次迭代。可以重复迭代蚀刻工艺，直到第三凹槽108在第二半导体层54C的顶表面下方的深度D1大于约15nm或从约10nm至约20nm，例如，约15nm。第三凹槽108在外延源极/漏极区域92的顶表面下方的深度D2可以大于约18nm或从约13nm至约23nm，例如，约18nm。第三凹槽108的深度D2与外延源极/漏极区域92的高度H1的比率可以为约1：3至约1：2，例如，约2：5。第三凹槽108的最底表面可以设置在第二半导体层54A的最底表面的上方、下方、或与第二半导体层54A的最底表面齐平。栅极电介质层100和栅极电极102的部分可以延伸到第三凹槽108 的最底表面下方。例如，如图21B、图21D和图21E所示，栅极电介质层100和栅极电极102的形成在衬底50和第二半导体层54A之间的部分可以延伸到第三凹槽108的最底表面下方。在一些实施例中，栅极电介质层100和栅极电极102的形成在第二半导体层54A和第二半导体层54B之间的部分可以延伸到第三凹槽108的最底部表面下方。将第三凹槽108蚀刻到所描述的深度减小了随后形成的源极/漏极接触件(例如，下面参考图22B-22F讨论的源极/漏极接触件112)和第二半导体层54A-54C之间的距离，这降低了源极/漏极接触件电阻(Rcsd)，并提高了NSFET的器件性能。将第三凹槽108蚀刻到过大深度可能影响外延源极/漏极区域92的性能，降低器件性能并引起器件缺陷。如图21A和图21B所示，外延源极/漏极区域92的侧壁可以与第三间隔件110的侧壁邻接。在其他实施例中，如图21C和图21D所示，第三凹槽108可以底切第三间隔件110下方的外延源极/漏极区域92。
图21E示出了根据一些实施例的第三凹槽108的轮廓。如图21E所示的实施例中所示，与第三凹槽108相邻的外延源极/漏极区域92的侧壁可以与第三间隔件110的侧壁邻接。与第三凹槽108相邻的外延源极/漏极区域92的侧壁的部分可以是基本上笔直的，并且可以倾斜至圆角。如图21E中进一步示出的，第三凹槽108可以延伸穿过第三半导体材料层92C并且部分地穿过第二半导体材料层92B。然而，在一些实施例中，第三凹槽108可以延伸部分地穿过第三半导体材料层92C；穿过第三半导体材料层92C，穿过第二半导体材料层92B，并且部分穿过第一半导体材料层92A等。
第三蚀刻工艺可以使用第三蚀刻剂气体和第四蚀刻剂气体。第三蚀刻剂气体可包括氟甲烷(CH3F)、二氟甲烷(CH2F2)等，并且第四蚀刻剂气体可包括氢(H2)等。第三蚀刻剂气体的流速可以为约10sccm至约40sccm，例如，约15sccm，并且第四蚀刻剂气体的流速可以为约150sccm至约300sccm，例如，约200sccm。第三蚀刻工艺可以在约10mTorr至约30mTorr(例如，约15mTorr)的压力和约30℃至约60℃(例如，约40℃)的温度下执行。可以在约100W至约300W(例如，约200W)的功率下使用等离子体生成器以从第三蚀刻剂气体和第四蚀刻剂气体产生等离子体。在第三蚀刻工艺期间将衬底50布置在其上的衬底保持器可以用约200V至约400V(例如，约300V)的电压来偏置。
第四蚀刻工艺可以使用第五蚀刻剂气体和第六蚀刻剂气体。第五蚀刻剂气体可以包括氮(N2)、氩(Ar)等，并且第六蚀刻剂气体可以包括氢(H2)等。第五蚀刻剂气体的流速可以为约100sccm至约300sccm，例如，约150sccm，并且第六蚀刻剂气体的流速可以为约150sccm至约300sccm，例如，约200sccm。第四蚀刻工艺可以在约10mTorr至约30mTorr(例如，约15mTorr)的压力和约30℃至约60℃(例如，约40℃)的温度下执行。可以在约100W至约300W(例如，约150W)的功率下使用等离子体生成器以从第五蚀刻剂气体和第六蚀刻剂气体产生等离子体。在第四蚀刻工艺期间将衬底50布置在其上的衬底保持器可以用约200V至约400V(例如，约250V)的电压来偏置。
使用第三蚀刻工艺蚀刻外延源极/漏极区域92可使得在与外延源极/漏极区域92相邻的第三凹槽108的底部形成副产物聚合物。然后可以使用第四蚀刻工艺来去除副产物聚合物。第四蚀刻工艺可以是各向异性的，并且可以以比第二蚀刻工艺以更高的速率从第三凹槽108的底表面去除副产物聚合物，该第二蚀刻工艺是从第三凹槽108的侧表面去除副产物聚合物。因此，第三蚀刻工艺和第四蚀刻工艺可以用于各向异性地蚀刻外延源极/漏极区域92。
在图22A-22F中，形成源极/漏极接触件112。源极/漏极接触件112形成在第三凹槽108中。在第三凹槽108中形成诸如扩散阻挡层、粘附层等之类的衬里，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。衬里可以通过共形沉积工艺来沉积，例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬里可以包括黏附层，并且黏附层的至少一部分可以被处理以形成扩散阻挡层。例如，可以对粘附层执行氮化工艺，例如包括氮等离子体工艺，以将粘附层的至少一部分转化为扩散阻挡层。在一些实施例中，黏附层可以被完全转化，使得没有黏附层残留并且扩散阻挡层是黏附/阻挡层。在一些实施例中，粘附层的一部分保持未转化，使得粘附层的一部分保留，而扩散阻挡层在粘附层上。
可以通过使外延源极/漏极区域92的与衬里相邻的一部分与衬里反应，来与外延源极/漏极区92相邻地形成硅化物区域。可以执行诸如快速热退火(RTA)之类的退火来促进外延源极/漏极区域92与衬里的反应。
导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以通过ALD、CVD、PVD等来沉积导电材料。在形成衬里和导电材料之后，可以执行诸如CMP之类的平坦化工艺以从第二ILD 106的表面去除多余的材料。其余的衬里和导电材料在第三凹槽108中形成源极/漏极接触件112。源极/漏极接触件112实体耦合和电耦合到外延源极/漏极区域92。
源极/漏极接触件112的底表面可以与第二半导体层54A的底表面齐平、设置在其上方、或设置在其下方。源极/漏极接触件112的底表面也可以设置在第二半导体层54B和54C的底表面下方，以及第二半导体层54A-54C的顶表面下方。源极/漏极接触件112的底表面与第二半导体层54A的底表面之间的垂直距离D3可以为约10nm至约14nm，例如，约12nm。源极/漏极接触件112可以与第二半导体层54A-54C横向隔开约4nm至约8nm的距离D4，例如，约6nm。源极/漏极接触件112的底表面可以延伸到外延源极/漏极区域92中至外延源极/漏极区域92的顶表面下方的深度D9，其可以大于约18nm或从约13nm至约23nm，例如，约18nm。源极/漏极接触件112的深度D9与外延源极/漏极区域92的高度H1的比率可以为约1：3至约1：2，例如，约2：5。根据该比率形成外延源极/漏极区域92和源极/漏极接触件112使源极/漏极接触件电阻(Rcsd)最小化，同时确保足够的外延源极/漏极区域92的材料保留以有效地用作源极/漏极区域。栅极电介质层100和栅极电极102的部分可以延伸到源极/漏极接触件112的底表面下方。例如，如图22B和图22F所示，栅极电介质层100和栅极电极102的形成在衬底50和第二半导体层54A之间的部分可以延伸到源极/漏极接触件112的底表面下方。在一些实施例中，栅极电介质层100和栅极电极102的形成在第二半导体层54A和第二半导体层54B之间的部分可以延伸到源极/漏极接触件112的底表面下方。
蚀刻外延源极/漏极区域92以形成第三凹槽108并且在第三凹槽108中形成源极/漏极接触件112减小了源极/漏极接触件112与第二半导体层54A-54C(用作完成的NSFET中的沟道)之间的距离。例如，第二半导体层54A-54C中的任何一个与源极/漏极接触件112之间的最大距离可以为约4nm至约8nm，例如，约6nm。这减小源极/漏极接触件电阻(Rcsd)，从而改善了通过上述方法形成的NSFET的器件性能。
图22D和图22E示出了具有源极/漏极接触件112的替代实施例的横截面C-C’。如图22D和图22E所示，源极/漏极接触件112可以与合并的外延源极/漏极区域92的相邻对接触。源极/漏极接触件112可以接触外延源极/漏极区域92，并且可以在合并的外延源极/漏极区域92的对之间延伸到较大深度。源极/漏极接触件112可以具有更正方形的轮廓，如图22D中所示，或者更波形的轮廓，如图22E中所示。源极/漏极接触件112的底表面可以设置在STI区域58之上，或者可以延伸到STI区域58。外延源极/漏极区域92可以与源极/漏极接触件112的上述硅化物区域接触。将源极/漏极接触件112形成为与合并的外延源极/漏极区域92的相邻对接触产生了源极/漏极接触件112与外延源极/漏极区域92之间的大接触面积，这进一步减小了源极/漏极接触件电阻(Rcsd)。
图22F示出了根据图21E所示的实施例的第三凹槽源极/漏极接触件112的轮廓。如图22F所示的实施例所示，源极/漏极接触件112可以具有倾斜的侧壁，该侧壁临近第三间隔件110和临近外延源极/漏极区域92基本上是直的，该侧壁延伸到圆点。外延源极/漏极区域可以与源极/漏极接触件112的硅化物区域接触。在一些实施例中，源极/漏极接触件112可以延伸穿过第三半导体材料层92C并且部分地穿过第二半导体材料层92B。然而，在一些实施例中，源极/漏极接触件可以延伸仅部分地穿过第三半导体材料层92C；穿过第三半导体材料层92C，穿过第二半导体材料层92B，并且部分地穿过第一半导体材料层92A等。
在图23A和图23B中，形成栅极接触件114。穿过第二ILD 106和栅极掩模104形成用于栅极接触件114的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 106的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件114。栅极接触件114实体耦合和电耦合到栅极电极102。在不同的实施例中，栅极接触件114可以通过与源极/漏极接触件112相同的工艺同时形成，或者可以通过不同的工艺并且在源极/漏极接触件112之前或之后形成。尽管示出为形成在相同的横截面中，但是应当理解，源极/漏极接触件112和栅极接触件114中的每一个可以形成在不同的横截面中，这可以避免接触件短路。
图24-41B示出了将上述教导应用于鳍式场效应晶体管(FinFET)的实施例。图24示出了根据一些实施例的FinFET的示例。FinFET包括衬底250(例如，半导体衬底)上的鳍255。浅沟槽隔离(STI)区域258设置在衬底250中，并且鳍255在相邻的STI区域258上方和之间突出。尽管STI区域258被描述/示出为与衬底250分离，但如本文所使用的。术语“衬底”可以用于指代仅半导体衬底、或包括STI区域的半导体衬底。另外，尽管鳍255被示为与衬底250的单个连续材料，但是鳍255和/或衬底250可以包括单一材料或多种材料。在此上下文中，鳍255是指在相邻的STI区域258之间延伸的部分。
栅极电介质层300沿着鳍255的侧壁并位于鳍255的顶表面之上，并且栅极电极302位于栅极电介质层300之上。外延源极/漏极区域292设置在鳍255、栅极电介质层300和栅极电极302的相反侧。图24进一步示出了在后面的图中使用的参考横截面。横截面A-A’沿着栅极电极302的纵轴，并且在例如垂直于FinFET的外延源极/漏极区域292之间的电流流动方向的方向上。横截面B-B’垂直于横截面A-A’，并且沿着鳍255的纵轴并且在例如FinFET的外延源极/漏极区域292之间的电流流动方向上。横截面C-C’平行于横截面A-A’，并延伸穿过FinFET的外延源极/漏极区域292。为了清楚起见，后续附图参考这些参考横截面。
图25至图41B是根据一些实施例的FinFET的制造中的中间阶段的截面图。图25至图28示出了图24所示的参考横截面A-A’。图29A、图34A、图35A、图36A、图37A、图38A和图41A沿着图24所示的参考横截面A-A’示出。图29B、图30B、图31B、图32B、图33B、图34B、图35B、图36B、图37B、图38B、图39B、图39C、图40B、图40C和图41B沿着图24中所示的类似横截面B-B’示出。图30A、图31A、图32A、图33A、图33C、图34C、图38C、图39A和图40A沿着图24所示的参考横截面C-C’示出。
在图25中，提供了衬底250。衬底250可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底250可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，衬底250的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷化镓砷化物、铝铟砷化物、砷化铝镓、砷化镓铟、磷化镓铟、和/或砷化镓铟；或其组合。
衬底250具有区域250N和区域250P。区域250N可以用于形成n型器件，例如，NMOS晶体管，如n型FinFET。区域250P可以用于形成p型器件，例如，PMOS晶体管，如p型FinFET。区域250N可以与区域250P实体分开(如分隔件251所示)，并且可以在区域250N与区域250P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
在图26中，鳍255形成在衬底250中。鳍255是半导体条带。在一些实施例中，可以通过在衬底250中蚀刻沟槽来在衬底250中形成鳍255。蚀刻可以是任何可接受的蚀刻工艺，例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任意适当的方法对鳍255进行图案化。例如，可以使用一个或多个光刻工艺来对鳍255进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，然后可以使用剩余的间隔件来对鳍255进行图案化。在一些实施例中，掩模(或其他层)可以保留在鳍255上。
在图27中，与鳍255相邻地形成浅沟槽隔离(STI)区域258。可以通过在衬底250之上以及相邻的鳍255之间形成绝缘材料(未单独示出)来形成STI区域258。绝缘材料可以是诸如氧化硅之类的氧化物、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积，并进行后固化以将沉积的材料转换为另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖鳍255。绝缘材料可以包括单层，或者可以采用多个层。例如，在一些实施例中，可以首先沿着衬底250和鳍255的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上面讨论的填充材料。
然后，对绝缘材料施加去除工艺以去除鳍255之上的过量的绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。平坦化工艺可以使绝缘材料和鳍255平坦化。平坦化工艺暴露鳍255，使得鳍255和绝缘材料的顶表面在平坦化工艺完成之后齐平。
绝缘材料然后被凹陷以形成STI区域258，如图27所示。绝缘材料被凹陷为使得鳍255和衬底250的上部部分从相邻的STI区域258之间突出。此外，STI区域258的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域258的顶表面可以通过适当的蚀刻形成为平坦的、凸的、和/或凹的。STI区域258可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍255和衬底250的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用例如稀氢氟酸(dHF)酸的氧化物去除。
关于图25-27所描述的工艺仅是可以如何形成鳍255的一个示例。在一些实施例中，鳍255可以通过外延生长工艺来形成。例如，可以在衬底250的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底250。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷为使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可用于鳍255。例如，图27中的鳍255可被凹陷，并且可以在凹陷的鳍255之上外延生长与鳍255不同的材料。在这样的实施例中，鳍255包括凹陷材料，以及布置在凹陷材料之上的外延生长材料。在另一实施例中，可以在衬底250的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽。然后可以使用与衬底250不同的材料在沟槽中外延生长异质外延结构，并且电介质层可被凹陷为使得异质外延结构从电介质层突出以形成鳍255。在其中外延生长同质外延结构或异质外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以消除之前和之后的注入，但原位掺杂和注入掺杂可以一起使用。
此外，在区域250N(例如，NMOS区域)中外延生长与区域250P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍255的上部部分可以由硅锗(SixGe1-x，其中，x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图27中，可以在鳍255和/或衬底250中形成适当的阱(未单独示出)。在一些实施例中，可以在区域250N中形成P阱，并且可以在区域250P中形成N阱。在一些实施例中，在区域250N和区域250P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于区域250N和区域250P的不同注入步骤。例如，可以在区域250N中的鳍255和STI区域258之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底250的区域50P，例如，PMOS区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在区域250P中执行n型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止n型杂质被注入到区域250N中，例如，NMOS区域。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1×1018原子/cm3，例如，在约1×1016原子/cm3和约1×1018原子/cm3之间。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在区域250P的注入之后，在区域250P中的鳍255和STI区域258之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底250的区域250N，例如，NMOS区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在区域250N中执行p型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止p型杂质被注入到区域250P中，例如，PMOS区域。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度等于或小于1×1018原子/cm3，例如，在约1×1016原子/cm3和约1×1018原子/cm3之间。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域250N和区域250P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但原位掺杂和注入掺杂可以一起使用。
在图28中，虚设电介质层260被形成在鳍255和衬底250上。虚设电介质层260可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层260之上形成虚设栅极层260，并且在虚设栅极层262之上形成掩模层264。可以在虚设电介质层260之上沉积虚设栅极层262，并然后例如通过注入CMP之类的工艺将其平坦化。掩模层264可以沉积在虚设栅极层262之上。虚设栅极层262可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。虚设栅极层262可以通过物理气相沉积(PVD)、CVD、溅射沉积、或其他已知的并且在本领域中用于沉积所选材料的技术来沉积。虚设栅极层262可以由相对于STI区域258的材料具有高蚀刻选择性的其他材料制成。掩模层264可以包括例如氮化硅、氧氮化硅等。在该示例中，跨区域250N和区域250P形成单个虚设栅极层262和单个掩模层264。注意，仅出于说明的目的，虚设电介质层260被示为仅覆盖鳍255和衬底250。在一些实施例中，虚设电介质层260可被沉积为使得虚设电介质层260覆盖STI区域258，并在虚设栅极层262和STI区域258之间延伸。
图29A至图41B示出了实施例器件的制造中的各种附加步骤。图29B至图41B示出了区域250N或区域250P中的特征。例如，图29B至图41B所示的结构可以适用于区域250N和区域250P二者。在每个附图所附的文本中描述了区域250N和区域250P的结构上的差异(如果存在)。
在图29A和图29B中，可以使用可接受的光刻和蚀刻技术来对掩模层264(参见图28)进行图案化，以形成掩模274。可以使用可接受的蚀刻技术来将掩模274的图案转移至虚设栅极层262，以形成虚设栅极272。在一些实施例中，掩模274的图案还可以转移到虚设电介质层260。虚设栅极272覆盖鳍255的相应沟道区域268。掩模274的图案可被用于将每个虚设栅极272与相邻的虚设栅极实体分离。虚设栅极272还可以具有与相应的外延鳍255的长度方向基本上垂直的长度方向。
在图30A和图30B中，在图29A和图29B所示的结构之上形成第一间隔件层280和第二间隔件层282。在图30A和图30B中，第一间隔件层280形成在STI区域258的顶表面、鳍255和掩模274的顶表面和侧壁、以及虚设栅极272和虚设电介质层260的侧壁上。第二间隔件层282沉积在第一间隔件层280之上。第一间隔件层280可以通过热氧化形成、或通过CVD、ALD等沉积。第一间隔件层280可以由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层282可以通过CVD、ALD等沉积。第二间隔件层282可以由氧化硅、氮化硅、氮氧化硅等形成。
在图31A和图31B中，蚀刻第一间隔件层280和第二间隔件层282以形成第一间隔件281和第二间隔件283。可以使用适当的蚀刻工艺来蚀刻第一间隔件层280和第二间隔件层282，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。如图31A所示，第一间隔件281和第二间隔件283设置在鳍255的侧壁上。如图31B所示，第二间隔件层282可以从与掩模274、虚设栅极272和虚设电介质层260相邻的第一间隔件层280之上去除，并且第一间隔件281设置在掩模274、虚设栅极272和虚设电介质层260的侧壁上。
在形成第一间隔件281和第二间隔件283之后，可以执行用于轻微掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图27中讨论的注入，可以在区域250N之上形成掩模(例如，光致抗蚀剂)，而暴露区域250P，并且适当类型(例如，p型)的杂质可被注入到区域250P中的暴露的鳍255和衬底250中。然后可以去除掩模。随后，可以在区域250P之上形成掩模(例如，光致抗蚀剂)，而暴露区域250N，并且适当类型(例如，n型)的杂质可被注入到区域250N中的暴露的鳍255和衬底250中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻微掺杂源极/漏极区域可以具有约1×1015原子/cm3至约1×1019原子/cm3的杂质浓度。可以使用退火来修复注入损坏并激活所注入的杂质。
注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序，例如，可以在形成第二间隔件283之前形成第一间隔件281、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图32A和图32B中，在鳍255和衬底250中形成第一凹槽286。如图32A所示，STI区域258的顶表面可以与衬底250的顶表面齐平。衬底250可被蚀刻为使得第一凹槽286的底表面设置在STI区域258的顶表面上方或下方。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻鳍255和衬底250来形成第一凹槽286。在用于形成第一凹槽286的蚀刻工艺期间，第一间隔件281、第二间隔件283和掩模274掩蔽鳍255和衬底250的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来形成第一凹槽286。可以使用定时蚀刻工艺来在第一凹槽286达到期望深度之后停止对第一凹槽286的蚀刻。
在图33A-33C中，在第一凹槽286中形成外延源极/漏极区域292，以在鳍255的沟道区域268上施加应力，从而提高性能。如图33B所示，在第一凹槽286中形成外延源极/漏极区域292，使得每个虚设栅极272被设置在外延源极/漏极区域292的相应的相邻对之间。外延源极/漏极区域292的高度H2为约40nm至约60nm，例如，约50nm。在一些实施例中，第一间隔件281用于将外延源极/漏极区域292与虚设栅极272分开适当的横向距离，使得外延源极/漏极区域292不会使随后形成的所得FinFET的栅极短路。
区域250N(例如，NMOS区域)中的外延源极/漏极区域292可以通过掩蔽区域250P(例如，PMOS区域)来形成。然后，在第一凹槽286中外延生长外延源极/漏极区域292。外延源极/漏极区域292可以包括任何可接受的材料，例如，适用于n型FinFET的材料。例如，如果鳍255是硅，则外延源极/漏极区域292可以包括在鳍255上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。外延源极/漏极区域292可以具有从鳍255的相应表面凸起的表面，并且可以具有小平面。
区域250P(例如，PMOS区域)中的外延源极/漏极区域292可以通过掩蔽区域250N(例如，NMOS区域)来形成。然后，在第一凹槽286中外延生长外延源极/漏极区域292。外延源极/漏极区域292可以包括任何可接受的材料，例如，适用于p型FinFET的材料。例如，如果鳍255是硅，则外延源极/漏极区域292可以包括在鳍255上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域292也可以具有从鳍255的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域292、鳍255、和/或衬底250可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻微掺杂源极/漏极区域的工艺，然后进行退火。在一些实施例中，外延源极/漏极区域292可以在生长期间原位掺杂有掺杂剂。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。
作为用于在区域250N和区域250P中形成外延源极/漏极区域292的外延工艺的结果，外延源极/漏极区域292的顶表面具有小平面，这些小平面横向向外扩展超过鳍255的侧壁。在一些实施例中，这些小平面使得同一FinFET的相邻的外延源极/漏极区域292合并，如图33A所示。在其他实施例中，相邻的外延源极/漏极区域292在外延工艺完成之后保持分离，如图33C所示。在图33A和图33C所示的实施例中，第一间隔件281可以形成为覆盖鳍255的侧壁在STI区域258之上延伸的部分，从而阻止外延生长。在一些其他实施例中，可以调节用于形成第一间隔件281的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到STI区域258的表面。
外延源极/漏极区域292可以包括一个或多个半导体材料层。例如，外延源极/漏极区域292可以包括第一半导体材料层292A、第二半导体材料层292B和第三半导体材料层292C。针对外延源极/漏极区域292可以使用任何数量的半导体材料层。第一半导体材料层292A、第二半导体材料层292B和第三半导体材料层292C中的每一个可以由不同的半导体材料形成，并且可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层292A可以具有小于第二半导体材料层292B并且大于第三半导体材料层292C的掺杂剂浓度。在其中外延源极/漏极区域292包括三个半导体材料层的实施例中，可以沉积第一半导体材料层292A，可以在第一半导体材料层292A之上沉积第二半导体材料层292B，并且可以在第二半导体材料层292B之上沉积第三半导体材料层292C。
在图34A-34C中，第一层间电介质(ILD)296被分别沉积在图29A、图33B和图33A所示的结构之上(图30A-33C的工艺不会改变图29A所示的横截面)。第一ILD 296可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD之类的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)294被设置在第一ILD 296与外延源极/漏极区域292、掩模274和第一间隔件281之间。CESL 294可以包括具有与上面的第一ILD 296的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图35A-35B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 296的顶表面与虚设栅极272或掩模274的顶表面齐平。平坦化工艺还可以去除虚设栅极272上的掩模274，以及第一间隔件281的沿着掩模274的侧壁的部分。在平坦化工艺之后，虚设栅极272、第一间隔件281和第一ILD 296的顶表面是齐平的。因此，虚设栅极272的顶表面通过第一ILD 296暴露。在一些实施例中，掩模274可以保留，在这种情况下，平坦化工艺使第一ILD296的顶表面与掩模274和第一间隔件281的顶表面齐平。
在图36A和图36B中，在(一个或多个)蚀刻步骤中去除虚设栅极272和掩模274(如果存在)，从而形成第二凹槽298。虚设电介质层260在第二凹槽298中的部分也可以被去除。在一些实施例中，仅虚设栅极272被去除，并且虚设电介质层260保留并被第二凹槽298暴露。在一些实施例中，虚设电介质层260从管芯的第一区域(例如，核心逻辑区域)中的第二凹槽298去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的第二凹槽298中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极272。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 296或第一间隔件281更快的速率选择性地蚀刻虚设栅极272。每个第二凹槽298暴露和/或覆盖相应的鳍255的沟道区域268。每个沟道区域268被设置在外延源极/漏极区域292的相邻对之间。在去除期间，虚设电介质层260可以在蚀刻虚设栅极272时用作蚀刻停止层。然后可以在去除虚设栅极272之后可选地去除虚设电介质层260。
在图37A和图37B中，形成栅极电介质层300和栅极电极302以用于替换栅极。栅极电介质层300被共形地沉积在第二凹槽298中，例如，在鳍255的顶表面和侧壁上。栅极电介质层300还可以沉积在第一ILD 296、CESL 294、第一间隔件281和STI区域258的顶表面上。根据一些实施例，栅极电介质层300包括氧化硅、氮化硅、或其多个层。在一些实施例中，栅极电介质层300包括高k电介质材料，并且在这些实施例中，栅极电介质层300可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质层300的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅极电极302被分别沉积在栅极电介质层300之上，并填充第二凹槽298的其余部分。栅极电极302可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，尽管在图37A和图37B中示出了单层栅极电极302，但栅极电极302可以包括任意数量的衬里层、任意数量的功函数调整层、以及填充材料。在填充第二凹槽298之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电极302的材料和栅极电介质层300的多余部分，这些多余部分在第一ILD 296的顶表面之上。栅极电极302的材料和栅极电介质层300的其余部分从而形成所得FinFET的替换栅极。栅极电极302和栅极电介质层300可以被统称为“栅极堆叠”。
区域250N和区域250P中的栅极电介质层300的形成可以同时发生，使得每个区域中的栅极电介质层300由相同的材料形成，并且栅极电极302的形成可以同时发生，使得每个区域中的栅极电极302由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层300可以通过不同的工艺形成，使得栅极电介质层300可以是不同的材料，和/或每个区域中的栅极电极302可以通过不同的工艺形成，使得栅极电极302可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来掩模和暴露适当的区域。
在图38A-图38C中，在第一ILD 296之上沉积第二ILD 306。在一些实施例中，第二ILD 306是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 306由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。根据一些实施例，在形成第二ILD 306之前，使栅极堆叠(包括栅极电介质层300和相应的上覆栅极电极302)凹陷，从而在栅极堆叠正上方和第一间隔件281的相对部分之间形成凹槽。在凹槽中填充栅极掩模304，其包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)，然后进行平坦化工艺，以去除在第一ILD 296之上延伸的电介质材料的多余部分。随后形成的栅极接触件(例如，下面关于图41A和图41B讨论的栅极接触件314)穿过栅极掩模304以接触经凹陷的栅极电极302的顶表面。
在图39A-39C中，蚀刻第二ILD 306、第一ILD 296和CESL 294以形成第三凹槽308，其暴露外延源极/漏极区域292的表面。可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)进行蚀刻来形成第三凹槽308。在一些实施例中，第三凹槽308可以使用第一蚀刻工艺蚀刻穿过第二ILD 306和第一ILD 296，然后可以使用第二蚀刻工艺蚀刻穿过CESL 294。可以在第二ILD 306之上形成掩模(例如，光致抗蚀剂)并进行图案化，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 306的部分。
进一步在图39A-39C中，在第三凹槽308的侧壁上形成第三间隔件310。可以在第二ILD 306和外延源极/漏极区域292的顶表面上、以及第二ILD 306、第一ILD 296和CESL 294的侧壁上形成第三间隔件层(未单独示出)。第三间隔件层可以通过热氧化形成、或通过CVD、ALD等来沉积。第三间隔件层可以由氧化硅、氮化硅、氮氧化硅等形成。可以使用诸如各向异性蚀刻(例如，干法蚀刻工艺)等之类的合适的蚀刻工艺来蚀刻第三间隔件层，以形成第三间隔件310。如图39A-39C所示，第三间隔件310可以保留在第三凹槽308中的第二ILD306、第一ILD 296和CESL 294中的侧壁上。第三间隔件310可以具有从约2nm至约5nm的厚度，例如，约3nm，并且可以用于保护第二ILD 306、第一ILD 296和CESL 294的侧壁免于后续对外延源极/漏极区域292执行的蚀刻。在一些实施例中，第三间隔件310可以由氮化硅形成，并且可以用于防止来自随后形成的源极/漏极接触件(例如，下面参考图40A-40C讨论的源极/漏极接触件312)的泄漏，并且可以用于改善击穿电压(Vbd)可靠性问题，从而提高性能并减少器件缺陷。
进一步在图39A-39C中，蚀刻外延源极/漏极区域292以延伸第三凹槽308。可以通过诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻外延源极/漏极区域292。可以通过迭代蚀刻工艺来蚀刻外延源极/漏极区域292，其中，每次迭代包括第三蚀刻工艺，随后是第四蚀刻工艺。第三蚀刻工艺和第四蚀刻工艺可以与用于蚀刻第一ILD 296、第二ILD 306和CESL294的第一蚀刻工艺和第二蚀刻工艺不同。迭代蚀刻工艺可以重复5次迭代到20次迭代，例如，10次迭代。可以重复迭代蚀刻工艺，直到第三凹槽308在鳍255的沟道区域258的顶表面下方的深度D5大于约13nm或从约8nm至约18nm，例如，约14nm。第三凹槽308在外延源极/漏极区域292的顶表面下方的深度D6可以大于约15nm或从约10nm至约20nm，例如，约15nm。第三凹槽308的深度D6与外延源极/漏极区域292的高度H2的比率可以为约1：3至约1：2，例如，约2：5。将第三凹槽308蚀刻到所描述的深度减小了随后形成的源极/漏极接触件(例如，下面参考图40A-40C讨论的源极/漏极接触件312)和鳍255之间的距离，这降低了源极/漏极接触件电阻(Rcsd)，并提高了FinFET的器件性能。将第三凹槽308蚀刻到过大深度可能影响外延源极/漏极区域292的性能，降低器件性能并引起器件缺陷。如图39A和图39B所示，外延源极/漏极区域292的侧壁可以与第三间隔件310的侧壁邻接。在其他实施例中(未单独示出)，第三凹槽308可以底切第三间隔件310下方的外延源极/漏极区域292，类似于图21C和图21D所示的实施例。
图39C示出了根据一些实施例的第三凹槽308的轮廓。如图39C所示的实施例中所示，与第三凹槽308相邻的外延源极/漏极区域292的侧壁可以与第三间隔件310的侧壁邻接。与第三凹槽308相邻的外延源极/漏极区域292的侧壁的部分可以是基本上笔直的，并且可以倾斜至圆角。如图39C中进一步示出的，第三凹槽308可以延伸穿过第三半导体材料层292C并且部分地穿过第二半导体材料层292B。然而，在一些实施例中，第三凹槽308可以延伸部分地穿过第三半导体材料层292C；穿过第三半导体材料层292C，穿过第二半导体材料层292B，并且部分穿过第一半导体材料层292A等。
第三蚀刻工艺可以使用第三蚀刻剂气体和第四蚀刻剂气体。第三蚀刻剂气体可包括氟甲烷(CH3F)、二氟甲烷(CH2F2)等，并且第四蚀刻剂气体可包括氢(H2)等。第三蚀刻剂气体的流速可以为约10sccm至约40sccm，例如，约15sccm，并且第四蚀刻剂气体的流速可以为约150sccm 至约300sccm，例如，约200sccm。第三蚀刻工艺可以在约10mTorr至约30mTorr(例如，约15mTorr)的压力和约30℃至约60℃(例如，约40℃)的温度下执行。可以在约150W至约300W(例如，约200W)的功率下使用等离子体生成器以从第三蚀刻剂气体和第四蚀刻剂气体产生等离子体。在第三蚀刻工艺期间将衬底50布置在其上的衬底保持器可以用约200V至约400V(例如，约300V)的电压来偏置。
第四蚀刻工艺可以使用第五蚀刻剂气体和第六蚀刻剂气体。第五蚀刻剂气体可以包括氮(N2)、氩(Ar)等，并且第六蚀刻剂气体可以包括氢(H2)等。第五蚀刻剂气体的流速可以为约100sccm至约300sccm，例如，约150sccm，并且第六蚀刻剂气体的流速可以为约150sccm至约300sccm，例如，约200sccm。第四蚀刻工艺可以在约10mTorr至约30mTorr(例如，约15mTorr)的压力和约30℃至约60℃(例如，约40℃)的温度下执行。可以在约100W至约300W(例如，约150W)的功率下使用等离子体生成器以从第五蚀刻剂气体和第六蚀刻剂气体产生等离子体。在第四蚀刻工艺期间将衬底50布置在其上的衬底保持器可以用约200V至约400V(例如，约250V)的电压来偏置。
使用第三蚀刻工艺蚀刻外延源极/漏极区域292可使得在与外延源极/漏极区域292相邻的第三凹槽308的底部形成副产物聚合物。然后可以使用第四蚀刻工艺来去除副产物聚合物。第四蚀刻工艺可以是各向异性的，并且可以以比第二蚀刻工艺以更高的速率从第三凹槽308的底表面去除副产物聚合物，该第二蚀刻工艺是从第三凹槽308的侧表面去除副产物聚合物。因此，第三蚀刻工艺和第四蚀刻工艺可以用于各向异性地蚀刻外延源极/漏极区域292。
在图40A-40C中，形成源极/漏极接触件312。源极/漏极接触件312形成在第三凹槽308中。在第三凹槽308中形成诸如扩散阻挡层、粘附层等之类的衬里，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。衬里可以通过共形沉积工艺来沉积，例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬里可以包括黏附层，并且黏附层的至少一部分可以被处理以形成扩散阻挡层。例如，可以对粘附层执行氮化工艺，例如包括氮等离子体工艺，以将粘附层的至少一部分转化为扩散阻挡层。在一些实施例中，黏附层可以被完全转化，使得没有黏附层残留并且扩散阻挡层是黏附/阻挡层。在一些实施例中，粘附层的一部分保持未转化，使得粘附层的一部分保留，而扩散阻挡层在粘附层上。
可以通过使外延源极/漏极区域292的与衬里相邻的一部分与衬里反应，来与外延源极/漏极区292相邻地形成硅化物区域。可以执行诸如快速热退火(RTA)之类的退火来促进外延源极/漏极区域292与衬里的反应。
导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以通过ALD、CVD、PVD等来沉积导电材料。在形成衬里和导电材料之后，可以执行诸如CMP之类的平坦化工艺以从第二ILD 306的表面去除多余的材料。其余的衬里和导电材料在第三凹槽308中形成源极/漏极接触件312。源极/漏极接触件312实体耦合和电耦合到外延源极/漏极区域292。尽管源极/漏极接触件312、第三间隔件310和外延源极/漏极区域292被示为具有与图22B和图22C中所示的源极/漏极接触件112、第三间隔件110和外延源极/漏极区域92相同的结构，但源极/漏极接触件312、第三间隔件310和外延源极/漏极区域292可以具有图21A-22F所示的源极/漏极接触件112、第三间隔件110和外延源极/漏极区域92的任何结构，或者任何其他合适的结构。
源极/漏极接触件312的底表面可以设置在鳍255的顶表面下方约8nm至约18nm的距离D7，例如，约14nm。源极/漏极接触件312可以与鳍255横向隔开约4nm至约8nm的距离D8，例如，约6nm。源极/漏极接触件312的底表面可以延伸到外延源极/漏极区域292中至外延源极/漏极区域292的顶表面下方的深度D10，其可以大于约18nm或从约13nm至约23nm，例如，约18nm。源极/漏极接触件312的深度D10与外延源极/漏极区域292的高度H2的比率可以为约1：3至约1：2，例如，约2：5。根据该比率形成外延源极/漏极区域292和源极/漏极接触件312使源极/漏极接触件电阻(Rcsd)最小化，同时确保足够的外延源极/漏极区域292的材料保留以有效地用作源极/漏极区域。蚀刻外延源极/漏极区域292以形成第三凹槽308并且在第三凹槽308中形成源极/漏极接触件312减小了源极/漏极接触件312与鳍255的沟道区域268之间的距离。例如，鳍255中的任何一个与源极/漏极接触件312之间的最大距离可以为约4nm至约8nm，例如，约6nm。这减小源极/漏极接触件电阻(Rcsd)，从而改善了通过上述方法形成的FinFET的器件性能。
在图41A和图41B中，形成栅极接触件314。穿过第二ILD 306和栅极掩模304形成用于栅极接触件314的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 306的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件314。栅极接触件314实体耦合和电耦合到栅极电极302。在不同的实施例中，栅极接触件314可以通过与源极/漏极接触件312相同的工艺同时形成，或者可以通过不同的工艺并且在源极/漏极接触件312之前或之后形成。尽管示出为形成在相同的横截面中，但是应当理解，源极/漏极接触件312和栅极接触件314中的每一个可以形成在不同的横截面中，这可以避免接触件短路。
如上所述，分别蚀刻外延源极/漏极区域92和外延源极/漏极区域292，并形成延伸到外延源极/漏极区域92和外延源极/漏极区域292中的源极/漏极接触件112和源极/漏极接触件312减小了源极/漏极接触件电阻(Rcsd)，这改善了通过上述方法形成的NSFET和FinFET的器件性能。
根据一个实施例，一种半导体器件包括：半导体衬底；第一沟道区域，在半导体衬底之上；第一栅极堆叠，在半导体衬底之上并且围绕第一沟道区域的四个侧；第一外延源极/漏极区域，与第一栅极堆叠和第一沟道区域相邻；以及第一源极/漏极接触件，耦合至第一外延源极/漏极区域，第一源极/漏极接触件的最底表面延伸到第一沟道区域的最顶表面下方。在一个实施例中，第一源极/漏极接触件的最底表面延伸到第一沟道区域的最顶表面下方大于15nm。在一个实施例中，半导体器件还包括：第二沟道区域，在第一沟道区域下方，第一源极/漏极接触件的最底表面延伸到第二沟道区域的最顶表面下方。在一个实施例中，第一源极/漏极接触件延伸穿过第一层间电介质，间隔件将第一源极/漏极接触件与第一层间电介质分开。在一个实施例中，第一外延源极/漏极区域的最顶表面在第一源极/漏极接触件的最底表面上方10nm至20nm。在一个实施例中，第一栅极堆叠的最底表面延伸到第一源极/漏极接触件的最底表面下方。
根据另一实施例，一种方法包括：在半导体衬底之上形成栅极堆叠；在与栅极堆叠相邻的半导体衬底中外延生长第一源极/漏极区域，外延生长第一源极/漏极区域包括外延生长第一半导体材料；在第一半导体材料之上外延生长第二半导体材料；以及在第二半导体材料之上外延生长第三半导体材料，第一半导体材料中的掺杂剂的原子浓度在第三半导体材料中的掺杂剂的原子浓度与第二半导体材料中的掺杂剂的原子浓度之间；蚀刻第一源极/漏极区域以在第一源极/漏极区域中形成第一凹槽，第一凹槽延伸穿过第三半导体材料并且部分地穿过第二半导体材料，第一凹槽的最底表面设置在第二半导体材料的最底表面之上，蚀刻第一源极/漏极区域包括使用第一蚀刻工艺以及具有与第一蚀刻工艺不同的蚀刻剂的第二蚀刻工艺来迭代地蚀刻第一源极/漏极区域；以及在第一凹槽中形成第一源极/漏极接触件，该第一源极/漏极接触件耦合到第一源极/漏极区域。在一个实施例中，利用第一蚀刻工艺蚀刻第一源极/漏极区域包括从氟代甲烷(CH3F)和氢(H2)产生第一等离子体。在一个实施例中，利用第二蚀刻工艺蚀刻第一源极/漏极区域包括从氮(N2)和氢(H2)产生第二等离子体。在一个实施例中，第一蚀刻工艺和第二蚀刻工艺被重复5次至20次迭代。在一个实施例中，第一蚀刻工艺蚀刻第一源极/漏极区域并沿着第一源极/漏极区域的表面形成聚合物副产物，第二蚀刻工艺蚀刻聚合物副产物。在一个实施例中，该方法还包括：在栅极堆叠和第一源极/漏极区域之上形成层间电介质；以及在蚀刻第一源极/漏极区域以形成第一凹槽之前，蚀刻层间电介质以形成暴露第一源极/漏极区域的第二凹槽。在一个实施例中，第一凹槽具有直的侧壁，第一凹槽的相对侧壁之间的距离从第一凹槽的顶部到第一凹槽的最底表面减小。
根据又一实施例，一种半导体器件包括：鳍，在半导体衬底之上；栅极堆叠，在鳍之上；外延源极/漏极区域，在与栅极堆叠相邻的鳍之上；以及源极/漏极接触件，耦合至外延源极/漏极区域，源极/漏极接触件的最底表面延伸到鳍的顶表面下方第一距离，第一距离与外延源极/漏极区域的高度的比率为1：3至1：2。在一个实施例中，半导体器件还包括：栅极间隔件，与栅极堆叠相邻；以及第一层间电介质(ILD)，围绕栅极堆叠和栅极间隔件，第一ILD的顶表面与栅极堆叠和栅极间隔件的顶表面齐平，源极/漏极接触件延伸穿过第一ILD。在一个实施例中，半导体器件还包括：第二ILD，在第一ILD之上，源极/漏极接触件延伸穿过第二ILD。在一个实施例中，半导体器件还包括：ILD间隔件，将源极/漏极接触件与第一ILD和第二ILD分开，该ILD间隔件包括氧化硅、氮化硅、或氮氧化硅。在一个实施例中，源极/漏极接触件的最底表面延伸到外延源极/漏极区域的顶表面下方10nm至20nm范围内的距离。在一个实施例中，半导体器件还包括：第二鳍，在半导体衬底之上；以及第二外延源极/漏极区域，在第二鳍之上，该第二外延源极/漏极区域与外延源极/漏极区域分开，外延源极/漏极接触件耦合至第二外延源极/漏极区域。在一个实施例中，外延源极/漏极区域是鳍和第三鳍之上的合并外延源极/漏极区域，并且第二外延源极/漏极区域是第二鳍和第四鳍之上的第二合并外延源极/漏极区域。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：半导体衬底；第一沟道区域，在所述半导体衬底之上；第一栅极堆叠，在所述半导体衬底之上并且围绕所述第一沟道区域的四个侧；第一外延源极/漏极区域，与所述第一栅极堆叠和所述第一沟道区域相邻；以及第一源极/漏极接触件，耦合至所述第一外延源极/漏极区域，所述第一源极/漏极接触件的最底表面延伸到所述第一沟道区域的最顶表面下方。
示例2.根据示例1所述的半导体器件，其中所述第一源极/漏极接触件的所述最底表面延伸到所述第一沟道区域的所述最顶表面下方大于15nm。
示例3.根据示例1所述的半导体器件，还包括：第二沟道区域，在所述第一沟道区域下方，其中所述第一源极/漏极接触件的所述最底表面延伸到所述第二沟道区域的最顶表面下方。
示例4.根据示例1所述的半导体器件，其中所述第一源极/漏极接触件延伸穿过第一层间电介质，其中间隔件将所述第一源极/漏极接触件与所述第一层间电介质分开。
示例5.根据示例4所述的半导体器件，其中所述第一外延源极/漏极区域的最顶表面在所述第一源极/漏极接触件的所述最底表面上方10nm至20nm。
示例6.根据示例1所述的半导体器件，其中所述第一栅极堆叠的最底表面延伸到所述第一源极/漏极接触件的所述最底表面下方。
示例7.一种用于形成半导体器件的方法，包括：在半导体衬底之上形成栅极堆叠；在与所述栅极堆叠相邻的所述半导体衬底中外延生长第一源极/漏极区域，外延生长所述第一源极/漏极区域包括：外延生长第一半导体材料；在所述第一半导体材料之上外延生长第二半导体材料；以及在所述第二半导体材料之上外延生长第三半导体材料，其中，所述第一半导体材料中的掺杂剂的原子浓度在所述第三半导体材料中的掺杂剂的原子浓度与所述第二半导体材料中的掺杂剂的原子浓度之间；蚀刻所述第一源极/漏极区域以在所述第一源极/漏极区域中形成第一凹槽，其中，所述第一凹槽延伸穿过所述第三半导体材料并且部分地穿过所述第二半导体材料，所述第一凹槽的最底表面设置在所述第二半导体材料的最底表面之上，其中，蚀刻所述第一源极/漏极区域包括使用第一蚀刻工艺以及具有与所述第一蚀刻工艺不同的蚀刻剂的第二蚀刻工艺来迭代地蚀刻所述第一源极/漏极区域；以及在所述第一凹槽中形成第一源极/漏极接触件，所述第一源极/漏极接触件耦合到所述第一源极/漏极区域。
示例8.根据示例7所述的方法，其中利用所述第一蚀刻工艺蚀刻所述第一源极/漏极区域包括从氟代甲烷(CH3F)和氢(H2)产生第一等离子体。
示例9.根据示例8所述的方法，其中利用所述第二蚀刻工艺蚀刻所述第一源极/漏极区域包括从氮(N2)和氢(H2)产生第二等离子体。
示例10.根据示例7所述的方法，其中所述第一蚀刻工艺和所述第二蚀刻工艺被重复5次至20次迭代。
示例11.根据示例7所述的方法，其中所述第一蚀刻工艺蚀刻所述第一源极/漏极区域并沿着所述第一源极/漏极区域的表面形成聚合物副产物，其中所述第二蚀刻工艺蚀刻所述聚合物副产物。
示例12.根据示例7所述的方法，还包括：在所述栅极堆叠和所述第一源极/漏极区域之上形成层间电介质；以及在蚀刻所述第一源极/漏极区域以形成所述第一凹槽之前，蚀刻所述层间电介质以形成暴露所述第一源极/漏极区域的第二凹槽。
示例13.根据示例7所述的方法，其中所述第一凹槽具有直的侧壁，其中所述第一凹槽的相对侧壁之间的距离从所述第一凹槽的顶部到所述第一凹槽的所述最底表面减小。
示例14.一种半导体器件，包括：鳍，在半导体衬底之上；栅极堆叠，在所述鳍之上；外延源极/漏极区域，在与所述栅极堆叠相邻的所述鳍之上；以及源极/漏极接触件，耦合至所述外延源极/漏极区域，其中所述源极/漏极接触件的最底表面延伸到所述鳍的顶表面下方第一距离，其中所述第一距离与所述外延源极/漏极区域的高度的比率为1：3至1：2。
示例15.根据示例14所述的半导体器件，还包括：栅极间隔件，与所述栅极堆叠相邻；以及第一层间电介质(ILD)，围绕所述栅极堆叠和所述栅极间隔件，所述第一ILD的顶表面与所述栅极堆叠和所述栅极间隔件的顶表面齐平，所述源极/漏极接触件延伸穿过所述第一ILD。
示例16.根据示例15所述的半导体器件，还包括：第二ILD，在所述第一ILD之上，所述源极/漏极接触件延伸穿过所述第二ILD。
示例17.根据示例16所述的半导体器件，还包括：ILD间隔件，将所述源极/漏极接触件与所述第一ILD和所述第二ILD分开，所述ILD间隔件包括氧化硅、氮化硅、或氮氧化硅。
示例18.根据示例14所述的半导体器件，其中所述源极/漏极接触件的所述最底表面延伸到所述外延源极/漏极区域的顶表面下方10nm至20nm范围内的距离。
示例19.根据示例14所述的半导体器件，还包括：第二鳍，在所述半导体衬底之上；以及第二外延源极/漏极区域，在所述第二鳍之上，所述第二外延源极/漏极区域与所述外延源极/漏极区域分开，所述外延源极/漏极接触件耦合至所述第二外延源极/漏极区域。
示例20.根据示例19所述的半导体器件，其中所述外延源极/漏极区域是所述鳍和第三鳍之上的合并外延源极/漏极区域，并且其中，所述第二外延源极/漏极区域是所述第二鳍和第四鳍之上的第二合并外延源极/漏极区域。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
第一沟道区域，在所述半导体衬底之上；
第一栅极堆叠，在所述半导体衬底之上并且围绕所述第一沟道区域的四个侧；
第一外延源极/漏极区域，与所述第一栅极堆叠和所述第一沟道区域相邻；以及
第一源极/漏极接触件，耦合至所述第一外延源极/漏极区域，所述第一源极/漏极接触件的最底表面延伸到所述第一沟道区域的最顶表面下方。
2.根据权利要求1所述的半导体器件，其中所述第一源极/漏极接触件的所述最底表面延伸到所述第一沟道区域的所述最顶表面下方大于15nm。
3.根据权利要求1所述的半导体器件，还包括：第二沟道区域，在所述第一沟道区域下方，其中所述第一源极/漏极接触件的所述最底表面延伸到所述第二沟道区域的最顶表面下方。
4.根据权利要求1所述的半导体器件，其中所述第一源极/漏极接触件延伸穿过第一层间电介质，其中间隔件将所述第一源极/漏极接触件与所述第一层间电介质分开。
5.根据权利要求4所述的半导体器件，其中所述第一外延源极/漏极区域的最顶表面在所述第一源极/漏极接触件的所述最底表面上方10nm至20nm。
6.根据权利要求1所述的半导体器件，其中所述第一栅极堆叠的最底表面延伸到所述第一源极/漏极接触件的所述最底表面下方。
7.一种用于形成半导体器件的方法，包括：
在半导体衬底之上形成栅极堆叠；
在与所述栅极堆叠相邻的所述半导体衬底中外延生长第一源极/漏极区域，外延生长所述第一源极/漏极区域包括：
外延生长第一半导体材料；
在所述第一半导体材料之上外延生长第二半导体材料；以及
在所述第二半导体材料之上外延生长第三半导体材料，其中，所述第一半导体材料中的掺杂剂的原子浓度在所述第三半导体材料中的掺杂剂的原子浓度与所述第二半导体材料中的掺杂剂的原子浓度之间；
蚀刻所述第一源极/漏极区域以在所述第一源极/漏极区域中形成第一凹槽，其中，所述第一凹槽延伸穿过所述第三半导体材料并且部分地穿过所述第二半导体材料，所述第一凹槽的最底表面设置在所述第二半导体材料的最底表面之上，其中，蚀刻所述第一源极/漏极区域包括使用第一蚀刻工艺以及具有与所述第一蚀刻工艺不同的蚀刻剂的第二蚀刻工艺来迭代地蚀刻所述第一源极/漏极区域；以及
在所述第一凹槽中形成第一源极/漏极接触件，所述第一源极/漏极接触件耦合到所述第一源极/漏极区域。
8.根据权利要求7所述的方法，其中利用所述第一蚀刻工艺蚀刻所述第一源极/漏极区域包括从氟代甲烷(CH3F)和氢(H2)产生第一等离子体。
9.根据权利要求8所述的方法，其中利用所述第二蚀刻工艺蚀刻所述第一源极/漏极区域包括从氮(N2)和氢(H2)产生第二等离子体。
10.一种半导体器件，包括：
鳍，在半导体衬底之上；
栅极堆叠，在所述鳍之上；
外延源极/漏极区域，在与所述栅极堆叠相邻的所述鳍之上；以及
源极/漏极接触件，耦合至所述外延源极/漏极区域，其中所述源极/漏极接触件的最底表面延伸到所述鳍的顶表面下方第一距离，其中所述第一距离与所述外延源极/漏极区域的高度的比率为1：3至1：2。
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