DE102019118061A1 - Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs - Google Patents

Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs Download PDF

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silicide
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Mrunal A. Khaderbad
Pang-Yen Tsai
Yasutohis Okuno
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine erste dielektrische Schicht wird selektiv so hergestellt, dass die erste dielektrische Schicht über einem Source-/Drain-Bereich einer ersten Art von Transistor, aber nicht über einem Source-/Drain-Bereich einer zweiten Art von Transistor entsteht. Die erste Art von Transistor und die zweite Art von Transistor haben unterschiedliche Leitfähigkeitstypen. Eine erste Silizidschicht wird selektiv so hergestellt, dass die erste Silizidschicht über dem Source-/Drain-Bereich der zweiten Art von Transistor, aber nicht über dem Source-/Drain-Bereich der ersten Art von Transistor entsteht. Die erste dielektrische Schicht wird entfernt. Eine zweite Silizidschicht wird über dem Source-/Drain-Bereich der ersten Art von Transistor hergestellt.

Description

  • Prioritätsangaben
  • Die vorliegende Anmeldung ist eine Nachanmeldung der am 19. September 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/733.185 und dem Titel „Selective Dual Silicide Formation Using a Maskless Fabrication Process Flow“ („Selektive Doppelsilizidherstellung unter Verwendung eines maskenlosen Herstellungsprozessablaufs“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Designprobleme zur Entwicklung von dreidimensionalen Designs geführt, wie etwa Finnen-Feldeffekttransistoren (FinFETs). Ein typisches FinFET-Bauelement wird mit einer dünnen „Finne“ (oder finnenähnlichen Struktur) hergestellt, die sich von einem Substrat erstreckt. Die Finne weist normalerweise Silizium auf und bildet einen Body eines Transistor-Bauelements. In dieser vertikalen Finne wird ein Kanal des Transistors hergestellt. Über der Finne (z. B. um die Finne) ist ein Gate vorgesehen. Diese Art von Gate ermöglicht eine bessere Steuerung des Kanals. Weitere Vorzüge von FinFET-Bauelementen sind reduzierter Kurzkanaleffekt und höherer Stromfluss.
  • Herkömmliche FinFET-Bauelemente können jedoch noch immer bestimmte Nachteile haben. Zum Beispiel wird in FinFET-Bauelementen Silizid verwendet, um einen geringeren spezifischen elektrischen Widerstand für Kontakte zu ermöglichen. Bei einigen herkömmlichen FinFET-Bauelementen werden die gleichen Silizid-Materialien für NFETs (n-Feldeffekttransistoren) und PFETs (p-Feldeffekttransistoren) verwendet, wodurch die Bauelementleistung nicht optimiert wird. Bei weiteren herkömmlichen FinFET-Bauelementen werden zusätzliche Masken und damit assoziierte zusätzliche Herstellungsschritte zum Herstellen von unterschiedlichen Silizid-Materialien für NFETs und PFETs verwendet. Durch Verwenden der zusätzlichen Masken und durch Durchführen der zusätzlichen Herstellungsschritte steigen die Komplexität und die Kosten bei der FinFET-Herstellung weiter, was ebenfalls unerwünscht ist.
  • Obwohl bestehende FinFET-Bauelemente für ihre angestrebten Zwecke bisher im Großen und Ganzen ausreichend gewesen sind, sind sie nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein. Es wird außerdem darauf hingewiesen, dass die beigefügten Zeichnungen lediglich typische Ausführungsformen der vorliegenden Erfindung zeigen und daher nicht als den Schutzumfang beschränkend angesehen werden dürfen, da die Erfindung auch für andere Ausführungsformen gelten kann.
    • 1 ist eine perspektivische Darstellung eines beispielhaften FinFET-Bauelements.
    • Die 2 bis 27 zeigen Teil-Seitenschnittansichten eines Teils eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß anderen Ausführungsformen der vorliegenden Erfindung.
    • 28 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen eines Halbleiter-Bauelements gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die in einem angemessenen Bereich liegen, der die angegebene Anzahl enthält, wie etwa innerhalb von ±10 % der angegebenen Anzahl oder anderer Werte, wie einem Fachmann bekannt sein dürfte. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Erfindung ist auf einen maskenlosen Prozessablauf zum getrennten Herstellen von NFET-Silizid und PFET-Silizid gerichtet, aber ansonsten nicht auf diesen beschränkt. Eine Art von Halbleiter-Bauelement, bei der die Prozesse der vorliegenden Erfindung implementiert werden können, ist ein FinFET-Bauelement. Hierbei ist ein FinFET-Bauelement ein Finnen-Feldeffekt-Transistorbauelement, das Zuspruch in der Halbleiter-Industrie erlangt hat. Das FinFET-Bauelement kann ein CMOS-Bauelement (CMOS: komplementärer Metalloxidhalbleiter) sein, das ein PMOS-FinFET-Bauelement (PMOS: p-Metalloxidhalbleiter) und ein NMOS-FinFET-Bauelement (NMOS: n-Metalloxidhalbleiter) umfasst. In der nachstehenden Beschreibung können ein oder mehrere FinFET-Beispiele zum Erläutern verschiedener Ausführungsformen der vorliegenden Erfindung verwendet werden, aber es dürfte klar sein, dass die Anmeldung nicht auf das FinFET-Bauelement beschränkt ist, wenn nicht anders angegeben.
  • In 1 ist eine perspektivische Darstellung eines beispielhaften FinFET-Bauelements 10 gezeigt. Die FinFET-Bauelementstruktur 10 umfasst eine n-FinFET-Bauelementstruktur (NMOS) 15 und eine p-FinFET-Bauelementstruktur (PMOS) 25. Die FinFET-Bauelementstruktur 10 weist ein Substrat 102 auf. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien hergestellt sein. Alternativ oder zusätzlich kann das Substrat 102 andere elementare Halbleitermaterialien, wie etwa Germanium, aufweisen. Bei einigen Ausführungsformen kann das Substrat 102 aus einem Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid, hergestellt sein. Bei einigen Ausführungsformen kann das Substrat 102 aus einem Legierungshalbleiter, wie etwa Siliziumgermanium, Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid, hergestellt sein. Bei einigen Ausführungsformen weist das Substrat 102 eine Epitaxialschicht auf. Zum Beispiel kann das Substrat 102 eine Epitaxialschicht über einem massiven Halbleiter aufweisen.
  • Die FinFET-Bauelementstruktur 10 weist außerdem eine oder mehrere Finnenstrukturen 104 (z. B. Si-Finnen) auf, die sich von dem Substrat 102 in der z-Richtung erstrecken und von Abstandshaltern 105 in der y-Richtung umschlossen sind. Die Finnenstrukturen 104 sind in der x-Richtung länglich und können optional Germanium (Ge) aufweisen. Die Finnenstruktur 104 kann mit geeigneten Verfahren wie fotolithografischen und Ätzverfahren hergestellt werden. Bei einigen Ausführungsformen wird die Finnenstruktur 104 mit Trockenätz- oder Plasmaprozessen aus dem Substrat 102 geätzt. Bei einigen alternativen Ausführungsformen kann die Finnenstruktur 104 mit einem DPL-Prozess (DPL: Doppelstrukturierungslithografie) hergestellt werden. DPL ist ein Verfahren zum Erzeugen einer Struktur auf einem Substrat durch Teilen der Struktur in zwei verzahnte Strukturen. DPL ermöglicht eine größere Strukturelementdichte (z. B. Finnendichte). Die Finnenstruktur 104 weist außerdem ein epitaxial aufgewachsenes Material 12 auf, das (zusammen mit Teilen der Finnenstruktur 104) als ein Source/Drain der FinFET-Bauelementstruktur 10 dienen kann.
  • Eine Isolationsstruktur 108, wie etwa eine STI-Struktur (STI: flache Grabenisolation), wird so hergestellt, dass sie die Finnenstruktur 104 umschließt. Bei einigen Ausführungsformen wird ein unterer Teil der Finnenstruktur 104 von der Isolationsstruktur 108 umschlossen, und ein oberer Teil der Finnenstruktur 104 ragt aus der Isolationsstruktur 108 heraus, wie in 1 gezeigt ist. Mit anderen Worten, ein Teil der Finnenstruktur 104 ist in die Isolationsstruktur 108 eingebettet. Die Isolationsstruktur 108 verhindert eine elektrische Interferenz oder Kreuzkopplung.
  • Die FinFET-Bauelementstruktur 10 weist weiterhin eine Gatestapelstruktur mit einer Gate-Elektrode 110 und einer dielektrischen Gateschicht (nicht dargestellt) unter der Gate-Elektrode 110 auf. Die Gate-Elektrode 110 kann Polysilizium oder Metall aufweisen. Das Metall umfasst Tantalnitrid (TaN), Nickelsilizid (NiSi), Cobaltsilizid (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Cobalt (Co), Zirconium (Zr), Platin (Pt) oder andere geeignete Materialien. Zum Definieren der Gate-Elektrode 110 können Hartmaskenschichten 112 und 114 verwendet werden. Außerdem kann eine dielektrische Schicht 115 auf Seitenwänden der Gate-Elektrode 110 und über den Hartmaskenschichten 112 und 114 hergestellt werden.
  • Die dielektrische Gateschicht (nicht dargestellt) kann dielektrische Materialien aufweisen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, dielektrische Materialien mit einer hohen Dielektrizitätskonstante (High-k-Materialien) oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind Hafniumoxid, Zirconiumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafnium-Siliziumoxid, Hafnium-Siliziumoxidnitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirconiumoxid oder dergleichen oder Kombinationen davon.
  • Bei einigen Ausführungsformen umfasst die Gatestapelstruktur weitere Schichten, wie etwa Grenzflächenschichten, Verkappungsschichten, Diffusions-/Sperrschichten oder andere geeignete Schichten. Bei einigen Ausführungsformen wird die Gatestapelstruktur über einem mittleren Teil der Finnenstruktur 104 hergestellt. Bei einigen anderen Ausführungsformen werden mehrere Gatestapelstrukturen über der Finnenstruktur 104 hergestellt. Bei einigen anderen Ausführungsformen umfasst die Gatestapelstruktur einen Dummy-Gatestapel, und sie wird nach dem Durchführen von Prozessen mit einem hohen Wärmebudget durch ein Metallgate (MG) ersetzt.
  • Die Gatestapelstruktur wird mit einem Abscheidungsprozess, einem fotolithografischen Prozess und einem Ätzprozess hergestellt. Der Abscheidungsprozess umfasst chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte chemische Aufdampfung (PECVD), Plattierung, andere geeignete Verfahren und/oder Kombinationen davon. Die fotolithografischen Prozesse umfassen Fotoresist-Beschichtung (z. B. Schleuderbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Fotoresists, Spülung und Trocknung (z. B. Nachhärtung). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess. Alternativ wird der fotolithografische Prozess mit anderen geeigneten Verfahren, wie etwa maskenlose Fotolithografie, Elektronenstrahl-Schreiben und Ionenstrahl-Schreiben, implementiert oder durch diese ersetzt.
  • FinFET-Bauelemente bieten mehrere Vorzüge gegenüber herkömmlichen MOSFET-Bauelementen (MOSFET: Metalloxidhalbleiter-Feldeffekttransistor), die auch als planare Transistorbauelemente bezeichnet werden. Diese Vorzüge können eine bessere Chipflächen-Effizienz, eine verbesserte Trägerbeweglichkeit und eine Fertigungsbearbeitung sein, die mit der Fertigungsbearbeitung von planaren Bauelementen kompatibel ist. Daher kann es wünschenswert sein, einen IC-Chip (IC: integrierter Schaltkreis) unter Verwendung von FinFET-Bauelementen für den gesamten IC-Chip oder einen Teil davon zu entwerfen.
  • Die herkömmliche FinFET-Fertigung kann jedoch noch immer Nachteile haben. Zum Beispiel können Metallsilizide für FinFET-Bauelemente hergestellt werden, um den spezifischen elektrischen Widerstand für Kontakte, wie etwa Source-/Drain-Kontakte, zu verringern. Um die Verringerung des spezifischen elektrischen Widerstands für Kontakte zu optimieren, sollten PFET-Bauelemente Metallsilizide mit einer höheren Austrittsarbeit als NFETs haben. Bestimmte Arten von herkömmlichen FinFET-Bauelementen verwenden jedoch die gleiche Art von Metallsilizid-Materialien für NFETs und PFETs, was zu einem hohen parasitären Widerstand führen kann und daher unerwünscht ist. Bei anderen Arten von herkömmlichen FinFET-Bauelementen können unterschiedliche Arten von Metallsiliziden für PFETs und NFETs hergestellt werden. Leider erfordert die Herstellung dieser Arten von herkömmlichen FinFET-Bauelementen die Verwendung mehrerer lithografischer Masken und zusätzlicher lithografischer Prozesse, um die unterschiedlichen Arten von Metallsiliziden für PFETs und NFETs zu realisieren. Dadurch ist die Herstellung komplizierter und kostspieliger, was ebenfalls unerwünscht ist.
  • Um die vorstehend erörterten Probleme zu überwinden, verwendet die vorliegende Erfindung einen neuartigen Herstellungsprozessablauf zum selektiven Herstellen von unterschiedlichen Arten von Metallsiliziden für PFETs und NFETs, ohne dass zusätzliche lithografische Masken und damit verbundene zusätzliche lithografische Schritte erforderlich sind. Vorteilhafterweise kann mit den Herstellungsprozessen der vorliegenden Erfindung eine Art von Metallsiliziden für PFETs und eine andere Art von Metallsiliziden für NFETs realisiert werden (die als Doppelsilizide bezeichnet werden). Zum Beispiel werden die unterschiedlichen Arten von Metallsilizid-Materialien selektiv über den Source/Drains für PFETs und NFETs aufgewachsen. Die Metallsilizide für PFETs haben eine höhere Austrittsarbeit als die Metallsilizide für NFETs. Dies unterstützt die Optimierung der Verringerung des spezifischen elektrischen Widerstands für Kontakte.
  • Nachstehend werden die verschiedenen Aspekte der vorliegenden Erfindung unter Bezugnahme auf die 2 bis 28 näher erörtert. Dabei zeigen die 2 bis 27 Teil-Seitenschnittansichten von FinFET-Bauelementen auf verschiedenen Herstellungsstufen, und 28 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen eines Halbleiter-Bauelements gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
  • Kommen wir nun zu 2, in der Seitenschnittansichten eines Halbleiter-Bauelements 200A und eines Halbleiter-Bauelements 200B gezeigt sind. Die Seitenschnittansichten von 2 sind in einer Ebene erstellt, die von der x-Richtung (der horizontalen Richtung) und der z-Richtung (der vertikalen Richtung) von 1 definiert wird. Somit können die Seitenschnittansichten auch als x-Schnitt-Darstellungen bezeichnet werden. Die Seitenschnittansichten können zum Beispiel entlang einer der Finnenstrukturen 104 in der x-Richtung erstellt sein.
  • Das Halbleiter-Bauelement 200A umfasst einen n-Transistor und kann nachstehend austauschbar als NFET-Bauelement 200A bezeichnet werden. Das Halbleiter-Bauelement 200B umfasst einen p-Transistor und kann nachstehend austauschbar als PFET-Bauelement 200B bezeichnet werden. Das NFET-Bauelement 200A und das PFET-Bauelement 200B sind bei den dargestellten Ausführungsformen FinFET-Transistoren, aber es dürfte klar sein, dass sie bei anderen Ausführungsformen Nicht-FinFET-Transistoren, wie etwa planare Transistoren, sein können.
  • Das NFET-Bauelement 200A und das PFET-Bauelement 200B weisen jeweils ein Substrat 210 auf. Das Substrat 210 kann als eine Ausführungsform des Substrats 102 implementiert sein, das vorstehend unter Bezugnahme auf 1 beschrieben worden ist. Bei einigen Ausführungsformen kann das Substrat 210 ein Teil der Finnenstruktur 104 von 1 sein. Bei einigen Ausführungsformen weist das Substrat 210 für das NFET-Bauelement 200A ein Halbleitermaterial auf, unter anderem kristallines Silizium (Si), Siliziumphosphid (SiP), Siliziumcarbid (SiC) und Silizium-Phosphorcarbid (SiPC), oder ein III-V-Material, wie etwa Indiumphosphid (InP), Galliumarsenid (GaAs), Aluminiumarsenid (AlAs), Indiumarsenid (InAs), Indium-Aluminiumarsenid (InAlAs) oder Indium-Galliumarsenid (InGaAs). Bei einigen Ausführungsformen weist das Substrat 210 für das PFET-Bauelement 200B ein Halbleitermaterial auf, unter anderem Si, Siliziumgermanium (SiGe), Silizium-Germanium-Bor (SiGeB) oder Germanium, oder ein III-V-Material, wie etwa Indiumantimonid (InSb), Galliumantimonid (GaSb) oder Indium-Galliumantimonid (InGaSb).
  • Zum Implantieren einer Mehrzahl von Dotanden-Ionen in das Substrat 210 kann ein Ionenimplantationsprozess durchgeführt werden. Die Dotanden-Ionen können ein n-Material für das NFET-Bauelement 200A, zum Beispiel Arsen (As) oder Phosphor (P), umfassen, oder sie können ein p-Material für das PFET-Bauelement 200B, zum Beispiel Bor (B), umfassen. Nach der Durchführung des Ionenimplantationsprozesses kann ein Dotierungskonzentrationsniveau in dem Substrat 210 etwa 1 × 1017 Ionen/cm3 bis etwa 5 × 1019 Ionen/cm3 betragen.
  • Das NFET-Bauelement 200A weist einen Source-/Drain-Bereich 220 auf, und das PFET-Bauelement 200B weist einen Source-/Drain-Bereich 230 auf. Die Source-/Drain-Bereiche 220 und 230 können das epitaxial aufgewachsene Material 12 von 1 aufweisen. Die Source-/Drain-Bereiche 220 und 230 haben unterschiedliche Materialzusammensetzungen oder Dotanden. Bei einigen Ausführungsformen kann der Source-/Drain-Bereich 220 des NFET-Bauelements 200A Siliziumphosphid (SiP) aufweisen, und der Source-/Drain-Bereich 230 des PFET-Bauelements 200B kann Bor, das Siliziumgermanium (SiGe) dotiert ist, aufweisen. Bei anderen Ausführungsformen können die Source-/Drain-Bereiche 220 und 230 die verschiedenen Materialien des Substrats 210 des NFET-Bauelements 200A bzw. des PFET-Bauelements 200B aufweisen, die vorstehend genannt worden sind.
  • Das NFET-Bauelement 200A und das PFET-Bauelement 200B weisen jeweils Gatestrukturen 250 auf, die über dem Substrat 210, z. B. über Kanalbereichen des Substrats 210, angeordnet sind. Die Gatestrukturen 250 umfassen jeweils ein Gatedielektrikum und eine Gate-Elektrode, die über dem Gatedielektrikum hergestellt ist. Bei einigen Ausführungsformen enthält das Gatedielektrikum Siliziumoxid, und die Gate-Elektrode enthält Polysilizium. Bei anderen Ausführungsformen kann auch ein Gate-Ersetzungsprozess zum Herstellen von High-k-Metallgates als die Gatestrukturen 250 verwendet werden. Bei diesen Ausführungsformen enthält das Gatedielektrikum ein dielektrisches High-k-Material, und die Gate-Elektrode enthält ein metallisches Material. Ein dielektrisches High-k-Material ist ein Material mit einer Dielektrizitätskonstante, die größer als die Dielektrizitätskonstante von SiO2 ist, die etwa 4 beträgt. Das dielektrische High-k-Material kann zum Beispiel Hafniumoxid (HfO2) sein, das eine Dielektrizitätskonstante von etwa 18 bis etwa 40 hat. Alternativ kann das High-k-Material ZrO, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO oder SrTiO oder Kombinationen davon umfassen.
  • Das metallische Material der Gate-Elektrode kann eine Austrittsarbeitsmetall-Komponente und eine Füllmetall-Komponente umfassen. Die Austrittsarbeitsmetall-Komponente stellt eine Austrittsarbeit des jeweiligen Transistor-Bauelements (z. B. des NFET-Bauelements 200A oder des PFET-Bauelements 200B) so ein, dass eine gewünschte Schwellenspannung Vt erzielt wird. Die Füllmetall-Komponente der Metall-Gate-Elektrode dient als der leitfähige Hauptteil der Gate-Elektrode. Die Füllmetall-Komponente kann Wolfram, Aluminium, Kupfer oder Kombinationen davon umfassen. Der Einfachheit halber sind hier das Gatedielektrikum, die Austrittsarbeitsmetall-Komponente und die Füllmetall-Komponente der Gatestrukturen 250 nicht einzeln in den Figuren dargestellt.
  • In dem vorgenannten Gate-Ersetzungsprozess kann eine Dummy-Gate-Elektrode (z. B. aus Polysilizium) auf dem High-k-Dielektrikum hergestellt werden. Nach der Herstellung der Source-/Drain-Bereiche 220 und 230 kann die Dummy-Gate-Elektrode entfernt werden und durch die vorstehend beschriebene Metall-Gate-Elektrode ersetzt werden. Dies wird als ein Gate-zuletzt-Prozess bezeichnet. Bei einigen Ausführungsformen kann in dem Gate-Ersetzungsprozess auch ein High-k-zuletzt-Prozess verwendet werden, in dem ein Oxid-Dummy-Gatedielektrikum statt des High-k-Dielektrikums hergestellt wird. Auf dem Oxid-Dummy-Gatedielektrikum wird eine Dummy-Polysilizium-Gate-Elektrode hergestellt. Nach der Herstellung der Source-/Drain-Bereiche 220 und 230 wird das Oxid-Dummy-Gatedielektrikum zusammen mit der Polysilizium-Dummy-Gate-Elektrode entfernt. Dann können das High-k-Gatedielektrikum und die Metall-Gate-Elektrode hergestellt werden, um das entfernte Dummy-Gate-Dielektrikum und die entfernte Dummy-Gate-Elektrode zu ersetzen.
  • Das NFET-Bauelement 200A und das PFET-Bauelement 200B weisen jeweils Gate-Abstandshalter 260 auf, die auf Seitenwänden der Gatestrukturen 250 angeordnet sind. Die Gate-Abstandshalter 260 können bei verschiedenen Ausführungsformen ein dielektrisches Material aufweisen, zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder ein dielektrisches Low-k-Material. Über den Gatestrukturen 250 und den Gate-Abstandshaltern 260 wird eine Zwischenschichtdielektrikum-Schicht (oder eine Zwischenebenendielektrikum-Schicht) (ILD-Schicht) 280 hergestellt. Die ILD-Schicht 280 kann durch chemische Aufdampfung (CVD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), Aufschleudern, Sputtern oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen weist die ILD-Schicht 280 Siliziumoxid auf. Bei anderen Ausführungsformen kann die ILD-Schicht 280 Siliziumoxidcarbid, Zirconiumoxid, Hafniumoxid, ein Low-k-Material oder ein High-k-Material aufweisen.
  • Ein selektiver Dielektrisches-Material-Herstellungsprozess 300 wird durchgeführt, um eine dielektrische Schicht 310 selektiv über dem Source-/Drain-Bereich 230 des PFET-Bauelements 200B, jedoch nicht über dem Source-/Drain-Bereich 220 des NFET-Bauelements 200A herzustellen. Bei einigen Ausführungsformen umfasst der selektive Dielektrisches-Material-Herstellungsprozess 300 einen Prozess, in dem die Halbleitermaterialien des Source-/Drain-Bereichs 230, aber nicht die Halbleitermaterialien des Source-/Drain-Bereichs 220 oxidiert werden. Zum Beispiel können bei Ausführungsformen, bei denen der Source-/Drain-Bereich 220 SiP enthält, während der Source-/Drain-Bereich 230 mit Bor dotiertes SiGe enthält, auf Grund der unterschiedlichen Eigenschaften von Phosphor und Germanium die Prozessparameter (z. B. Druck, Temperatur, Gasdurchsätze usw.) des selektiven Dielektrisches-Material-Herstellungsprozesses 300 so konzipiert werden, dass der Germanium-Anteil, aber nicht der Phosphor-Anteil, oxidiert wird. Somit kann die dielektrische Schicht 310 zwar über dem Source-/Drain-Bereich 230, aber nicht über dem Source-/Drain-Bereich 220 hergestellt werden.
  • Bei anderen Ausführungsformen kann der selektive Dielektrisches-Material-Herstellungsprozess 300 eine direkte Abscheidung der dielektrischen Schicht 310 umfassen. Zum Beispiel wird die dielektrische Schicht 310 direkt auf dem Source-/Drain-Bereich 230 mit einem Abscheidungsverfahren wie CVD oder ALD abgeschieden, aber sie wird nicht auf dem Source-/Drain-Bereich 220 abgeschieden. Diese selektive Abscheidung kann zum Beispiel dadurch erreicht werden, dass das Abscheidungsverfahren so konfiguriert wird, dass es eine höhere Selektivität für SiGe als für SiP hat.
  • Unabhängig von der Ausführungsform, die zum Herstellen der dielektrischen Schicht 310 verwendet wird, werden für den selektiven Dielektrisches-Material-Herstellungsprozess 300 keine lithografischen Masken benötigt, um die selektive Herstellung der dielektrischen Schicht 310 zu realisieren, was die Herstellung vereinfacht. Bei einigen Ausführungsformen wird die dielektrische Schicht 310 so hergestellt, dass sie eine Oxidmaterial-Zusammensetzung hat, wie etwa Siliziumgermaniumoxid (SiGeOx) oder ein anderes geeignetes Metalloxid. Bei anderen Ausführungsformen kann die dielektrische Schicht 310 so hergestellt werden, dass sie stattdessen eine Nitridmaterial-Zusammensetzung hat. Wie aus der nachstehenden Erörterung hervorgehen dürfte, ist eine Funktion der dielektrischen Schicht 310, die Herstellung von Metallsilizid für das PFET-Bauelement 200B zu vermeiden, wenn das Metallsilizid für das NFET-Bauelement 200A hergestellt wird.
  • Kommen wir nun zu 3, in der ein selektiver Epitaxieprozess 320 durchgeführt wird, um eine Epitaxialschicht 330 über dem Source-/Drain-Bereich 220 des NFET-Bauelements 200A, aber nicht über dem Source-/Drain-Bereich 230 des PFET-Bauelements 200B aufzuwachsen. Der Grund dafür, weshalb die Epitaxialschicht 330 selektiv nur auf dem Source-/Drain-Bereich 220 hergestellt werden kann, ist, dass die dielektrische Schicht 310 (die über dem Source-/Drain-Bereich 230 hergestellt wird), ein epitaxiales Aufwachsen verhindert. Daher wird keine Epitaxialschicht für das PFET-Bauelement 200B hergestellt. Bei einigen Ausführungsformen weist die Epitaxialschicht 330 SiP auf. Es dürfte klar sein, dass die Durchführung des selektiven Epitaxieprozesses 320 optional ist. Mit anderen Worten, er kann bei einigen Ausführungsformen durchgeführt werden, aber bei anderen Ausführungsformen nicht.
  • Kommen wir nun zu 4, in der ein selektiver Silizid-Herstellungsprozess 350 durchgeführt wird, um eine Silizidschicht 360 für das NFET-Bauelement 200A, aber nicht für das PFET-Bauelement 200B herzustellen. Bei Ausführungsformen, bei denen die Epitaxialschicht 330 optional für das NFET-Bauelement 200A hergestellt wird, wird die Silizidschicht 360 auf der Epitaxialschicht 330 hergestellt. Bei Ausführungsformen, bei denen die Epitaxialschicht 330 nicht hergestellt wird, wird die Silizidschicht 360 auf dem Source-/Drain-Bereich 220 hergestellt.
  • Es gibt mindestens zwei Möglichkeiten zum Herstellen der Silizidschicht 360. Bei einer Ausführungsform kann die Silizidschicht 360 durch Abscheiden eines metallischen Materials (z. B. Ti, Al, Hf, La usw.) auf der Epitaxialschicht 330 (wenn sie optional hergestellt worden ist) oder auf dem Source-/Drain-Bereich 220 (wenn die Epitaxialschicht nicht hergestellt worden ist) hergestellt werden. Bei einigen Ausführungsformen kann in einem thermischen CVD-Prozess oder einem PECVD-Prozess unter Verwendung von TiCl4/H2 Ti selektiv auf Si abgeschieden werden. In diesen Prozessen kann eine Prozesstemperatur etwa 300 °C bis etwa 500 °C betragen, ein Prozessdruck kann etwa 5 mTorr bis etwa 5 Torr betragen, und ein Durchsatz kann etwa 1 Ncm3/min bis etwa 1000 Ncm3/min betragen. Ähnliche Abscheidungsprozesse können auch zum Abscheiden von Metallen auf Hf-, Al- oder La-Basis verwendet werden. Außerdem kann auch eine Elektroplattierung (ECP) oder eine stromlose Abscheidung (ELD) zum selektiven Abscheiden auf SiP statt auf SiGeB verwendet werden. Anschließend wird ein Temperprozess durchgeführt, um eine Reaktion zwischen den Materialien der Epitaxialschicht 330 und dem abgeschiedenen Metall (oder zwischen dem Source-/Drain-Bereich 220 und dem abgeschiedenen Metall) auszulösen, sodass die Silizidschicht 360 entsteht.
  • Bei einer weiteren Ausführungsform kann die Silizidschicht 360 direkt auf der Epitaxialschicht 330 (oder auf dem Source-/Drain-Bereich 220, wenn die Epitaxialschicht 330 nicht hergestellt wird) abgeschieden werden. Dies kann durch Durchführen eines CVD-Prozesses (oder eines anderen geeigneten Abscheidungsprozesses) unter Verwendung eines ersten Vorläufers, der ein Metall (z. B. Ti) umfasst, und eines zweiten Vorläufers, der Si (Silan) umfasst, realisiert werden. Bei einigen Ausführungsformen kann in einem thermischen CVD-Prozess oder einem PECVD-Prozess unter Verwendung von TiCl4/SiH4 TiSix selektiv auf Si abgeschieden werden. In diesen Prozessen kann eine Prozesstemperatur etwa 300 °C bis etwa 600 °C betragen, ein Prozessdruck kann etwa 5 mTorr bis etwa 5 Torr betragen, und ein Durchsatz kann etwa 1 Ncm3/min bis etwa 1000 Ncm3/min betragen. Bei einigen anderen Ausführungsformen kann in einem thermischen CVD-Prozess oder einem PECVD-Prozess unter Verwendung von TiCl4/H2 TiSix selektiv auf Si abgeschieden werden. In diesen Prozessen kann eine Prozesstemperatur etwa 300 °C bis etwa 500 °C betragen, ein Prozessdruck kann etwa 5 mTorr bis etwa 5 Torr betragen, und ein Durchsatz kann etwa 1 Ncm3/min bis etwa 1000 Ncm3/min betragen. Ähnliche Abscheidungsprozesse können auch zum Abscheiden von Metallen auf Hf-, Al- oder La-Basis verwendet werden. Außerdem kann auch eine Elektroplattierung (ECP) oder eine stromlose Abscheidung (ELD) zum selektiven Abscheiden auf SiP statt auf SiGeB verwendet werden. Außerdem kann optional auch ein Temperprozess durchgeführt werden, um zum Beispiel eine Phase der abgeschiedenen Silizidschicht 360 zu ändern.
  • Unabhängig von dem Verfahren, das zum Herstellen der Silizidschicht 360 verwendet wird, dürfte klar sein, dass durch das Vorhandensein der dielektrischen Schicht 310 die Herstellung von Silizid-Materialien für das PFET-Bauelement 200B vermieden wird, sodass die Silizidschicht 360 selektiv nur für das NFET-Bauelement 200A hergestellt werden kann. Die Materialzusammensetzung der Silizidschicht 360 ist auch mit einer niedrigeren Austrittsarbeit verbunden (z. B. im Vergleich zu einer Austrittsarbeit des Silizids, das für das PFET-Bauelement 200B in einem späteren Prozess hergestellt wird, der später näher erörtert wird). Bei verschiedenen Ausführungsformen kann die Silizidschicht 360 Titansilizid (TiSix), Aluminiumsilizid (AlSix), Hafniumsilizid (HfSix), Lithiumsilizid (LiSix), Erbiumsilizid (ErSix), Ytterbiumsilizid (YbSix), Yttriumsilizid (YSix), Lanthansilizid (LaSix) oder Kombinationen davon aufweisen. Bei einigen Ausführungsformen kann die Silizidschicht 360 eine Austrittsarbeit haben, die niedriger als etwa 4 eV ist und zum Beispiel etwa 2 eV bis etwa 4 eV beträgt.
  • Kommen wir nun zu 5, in der ein selektiver Nitrierungsprozess 380 durchgeführt wird, um eine Nitridschicht 390 für das NFET-Bauelement 200A, aber nicht für das PFET-Bauelement 200B herzustellen. Bei einigen Ausführungsformen weist die Nitridschicht 390 ein nitriertes Metallsilizid auf, zum Beispiel nitriertes Titansilizid (TiSiN), das auch als Titansilizidnitrid bezeichnet wird. Bei einigen Ausführungsformen kann der selektive Nitrierungsprozess 380 einen Plasmaprozess umfassen. Zum Beispiel kann ein Wafer, der das NFET-Bauelement 200A und das PFET-Bauelement 200B enthält, in einer Kammer platziert werden, die mit einem Stickstoff-Plasma gefüllt ist. Das Stickstoff-Plasma nitriert einen Teil der Silizidschicht 360 des NFET-Bauelements 200A, aber zum Beispiel auf Grund der Oxidmaterial-Zusammensetzung der dielektrischen Schicht 310 nitriert es die dielektrische Schicht 310 des PFET-Bauelements 200B nicht erheblich. Insofern als sich eine geringe Menge von Nitridmaterial auf der dielektrischen Schicht 310 bilden kann, beeinträchtigt diese auch nicht die angestrebte Funktionsweise oder Funktionalität der dielektrischen Schicht 310, da die dielektrische Schicht 310 (und darauf entstandene Nitridmaterialien) in einem späteren Prozess sowieso entfernt werden. In jedem Fall kann die Nitridschicht 390, die für das NFET-Bauelement 200A hergestellt wird, als eine Sperrschicht dienen, um eine Diffusion von Materialien aus einem leitfähigen Kontakt (der über der Nitridschicht 390 hergestellt werden soll) in die darunter befindlichen Schichten (z. B. die Silizidschicht 360) zu verhindern oder zu reduzieren.
  • Kommen wir nun zu 6, in der ein selektiver Dielektrisches-Material-Entfernungsprozess 400 durchgeführt wird, um die dielektrische Schicht 310 für das PFET-Bauelement 200B selektiv zu entfernen. Der selektive Dielektrisches-Material-Entfernungsprozess 400 wird so durchgeführt, dass die dielektrische Schicht 310 entfernt wird, ohne die anderen Schichten des NFET-Bauelements 200A oder des PFET-Bauelements 200B erheblich zu beschädigen. Bei einigen Ausführungsformen umfasst der selektive Dielektrisches-Material-Entfernungsprozess 400 einen oder mehrere Ätzprozesse, die eine Ätzselektivität zwischen dem Material der dielektrischen Schicht 310 und anderen Arten von Materialien haben. Zum Beispiel können bei Ausführungsformen, bei denen die dielektrische Schicht 310 ein Oxid enthält, die Ätzprozesse eine Ätzselektivität zwischen dem Oxid und anderen Materialien haben, sodass das Oxid mit einer viel höheren Geschwindigkeit (z. B. mehr als fünfmal oder mehr als zehnmal schneller) als die anderen Materialien weggeätzt wird. Auf diese Weise kann die dielektrische Schicht 310 weggeätzt werden, ohne die anderen Komponenten des NFET-Bauelements 200A oder des PFET-Bauelements 200B erheblich zu beeinträchtigen.
  • Bei einigen Ausführungsformen kann mit dem selektiven Dielektrisches-Material-Entfernungsprozess 400 eine Aussparung 410 für das PFET-Bauelement 200B erzeugt werden. Die Aussparung 410 wird in dem Source-/Drain-Bereich 230 zum Beispiel durch die Ätzung der dielektrischen Schicht 310 erzeugt. Bei einigen Ausführungsformen kann die Aussparung 410 eine Tiefe von etwa 0,5 nm bis etwa 3 nm haben. Diese Aussparung 410 (und das spätere Füllen der Aussparung 410 mit einem leitfähigen Material) ist eines der spezifischen technischen Merkmale der vorliegenden Erfindung. Der Grund dafür ist, dass durch die Ätzung der dielektrischen Schicht 310 die Aussparung 410 erzeugt wird, die bei herkömmlichen Verfahren nicht erzeugt wird. Mit anderen Worten, Bauelemente, die nach herkömmlichen Verfahren hergestellt werden, weisen nicht die Aussparung 410 in dem PFET-Bauelement 200B auf, da bei herkömmlichen Verfahren die dielektrische Schicht 310 nicht hergestellt wird und daher nicht entfernt werden muss. Ein Vorzug, den die Aussparung 410 bietet, ist eine größere Kontaktfläche, die dazu beiträgt, den spezifischen Widerstand zu verringern.
  • Kommen wir nun zu 7, in der ein Kontakt-Herstellungsprozess 420 durchgeführt wird, um einen leitfähigen Kontakt 450 für das NFET-Bauelement 200A und einen leitfähigen Kontakt 460 für das PFET-Bauelement 200B herzustellen. Bei verschiedenen Ausführungsformen kann ein leitfähiges Material für die leitfähigen Kontakte 450 und 460 Nickel (Ni), Ruthenium (Ru), Wolfram (W), Cobalt (Co), Molybdän (Mo) oder Kombinationen davon umfassen. Bei verschiedenen Ausführungsformen kann der Kontakt-Herstellungsprozess 420 einen Metallabscheidungsprozess, zum Beispiel einen CVD-Prozess, umfassen. Bei einigen Ausführungsformen wird der CVD-Prozess unter Verwendung einer Prozesstemperatur von etwa 50 °C bis etwa 500 °C, eines Argon- oder Stickstoff-Trägergases und eines Durchsatzes von etwa 10 Ncm3/min bis etwa 500 Ncm3/min durchgeführt. Bei anderen Ausführungsformen kann der Metallabscheidungsprozess ALD, Elektroplattierung (ECP), stromlose Abscheidung (ELD) oder einen Aufschmelzprozess umfassen.
  • Bei einigen Ausführungsformen ist die Metallabscheidung selektiv, sodass das Metall auf dem Source-/Drain-Bereich 230 und auf der Nitridschicht 390, aber nicht auf der ILD-Schicht 280 abgeschieden wird. Dies unterstützt die Durchführung der Grabenfüllung und macht die Durchführung eines Polierungsprozesses, wie etwa einer chemischmechanischen Polierung (CMP), zum Entfernen des auf der ILD-Schicht 280 abgeschiedenen metallischen Materials unnötig. Die selektive Abscheidung kann durch Konfigurieren der Prozessparameter erreicht werden. Wenn zum Beispiel Ru als das metallische Material für die leitfähigen Kontakte verwendet wird, kann Ru(hfac)2(CO)2 für die Abscheidung verwendet werden, sodass das Ru selektiv auf dem Source-/Drain-Bereich 230 und auf der Nitridschicht 390, aber nicht auf der ILD-Schicht 280 abgeschieden werden kann. Alternativ kann das Ru als ein Ru-Film auf metallischen Materialien und/oder Silizium, aber nicht auf Oxiden aufgewachsen werden. Dies kann unter Verwendung von Hexadien-basierten Ru-Vorläufern in Gegenwart von O2 erfolgen, zum Beispiel bei einer Temperatur von etwa 100 °C bis etwa 200 °C. Als ein weiteres Beispiel kann, wenn W als das metallische Material für die leitfähigen Kontakte 450 und 460 verwendet wird, W selektiv unter Verwendung von Prozessgasen wie WF6/H2 oder WF6/H2/SiH4 abgeschieden werden. Die Temperatur kann etwa 250 °C bis etwa 500 °C betragen, der Druck kann etwa 5 mTorr bis etwa 5 Torr betragen, und der Durchsatz kann etwa 1 Ncm3/min bis etwa 1000 Ncm3/min betragen. Als ein weiteres Beispiel kann, wenn Co als das metallische Material für die leitfähigen Kontakte 450 und 460 verwendet wird, Co(tBuDAD)2 für die Abscheidung verwendet werden.
  • Bei anderen Ausführungsformen kann jedoch der Kontakt-Herstellungsprozess 420 nicht selektiv sein, und daher kann die ILD-Schicht 280 darauf abgeschiedene metallische Materialien haben, die mit einem später durchgeführten CMP-Prozess entfernt werden können.
  • Unabhängig davon, ob der Kontakt-Herstellungsprozess 420 selektiv ist, ist zu erkennen, dass der leitfähige Kontakt 460 hergestellt wird, um die Aussparung 410 in dem Source-/Drain-Bereich 230 zu füllen. Dadurch hat der leitfähige Kontakt 460 des PFET-Bauelements 200B einen Vorsprung in den Source-/Drain-Bereich 230 hinein. Wie vorstehend dargelegt worden ist, ist dieser Vorsprung eines der spezifischen technischen Merkmale der vorliegenden Erfindung. Der leitfähige Kontakt 460 hat im Vergleich zu herkömmlichen Bauelementen auch eine größere Kontaktfläche mit dem Source-/Drain-Bereich 230, was zum Verringern des spezifischen Widerstands beiträgt.
  • Die leitfähigen Kontakte 450 und 460 werden so hergestellt, dass sie ein leitfähiges Material (z. B. ein metallisches Material) mit einem niedrigen spezifischen elektrischen Widerstand und einer hohen Austrittsarbeit haben. Bei einigen Ausführungsformen kann die Austrittsarbeit des leitfähigen Materials der leitfähigen Kontakte 450 und 460 größer als etwa 4 eV, zum Beispiel größer als etwa 4,25 eV, sein.
  • Die hohe Austrittsarbeit des leitfähigen Materials gewährleistet, dass das später hergestellte Metallsilizid für das PFET-Bauelement 200B eine höhere Austrittsarbeit als die Silizidschicht 360 für das NFET-Bauelement 200A aufweist, die bereits hergestellt worden ist und eine niedrigere Austrittsarbeit aufweist. Wie vorstehend dargelegt worden ist, verringert die vorliegende Erfindung die Gefahr einer Diffusion der Materialien mit einer hohen Austrittsarbeit aus dem leitfähigen Kontakt 450 in die Silizidschicht 360, da der leitfähige Kontakt 450 auf der Nitridschicht 390 statt direkt auf der Silizidschicht 360 hergestellt wird.
  • Kommen wir nun zu 8, in der ein Silizid-Herstellungsprozess 480 durchgeführt wird, um eine Silizidschicht 490 für das PFET-Bauelement 200B herzustellen. Bei einigen Ausführungsformen umfasst der Silizid-Herstellungsprozess 480 einen thermischen Prozess, wie etwa einen Temperprozess, in dem die leitfähigen Materialien des leitfähigen Kontakts 460 mit den darunter befindlichen Halbleitermaterialien (z. B. dem Source-/Drain-Bereich 230) reagieren, sodass die Silizidschicht 490 entsteht. Die resultierende Silizidschicht 490 kann Molybdänsilizid (MoSix), Rutheniumsilizid (RuSix), Nickelsilizid (NiSix) oder Cobaltsilizid (CoSix) aufweisen. Auf Grund der Unterschiede ihrer jeweiligen Materialzusammensetzungen hat die Silizidschicht 490 für das PFET-Bauelement 200B eine höhere Austrittsarbeit als die Silizidschicht 360 für das NFET-Bauelement 200A. Wie vorstehend dargelegt worden ist, trägt dies zur Optimierung der Bauelementleistung bei, zum Beispiel hinsichtlich der Verringerung des spezifischen Kontaktwiderstands.
  • Bei einigen alternativen Ausführungsformen kann das Silizid für das PFET-Bauelement 200B mit einem direkten Abscheidungsprozess hergestellt werden. Kommen wir nun zu 9, in der zum Beispiel ein Silizid-Abscheidungsprozess 500 durchgeführt wird, um eine Silizidschicht 510 in der Aussparung 410 über dem Source-/Drain-Bereich 230 des PFET-Bauelements 200B abzuscheiden. Bei einigen Ausführungsformen kann die direkte Abscheidung die Durchführung eines CVD-Prozesses (oder eines anderen geeigneten Abscheidungsprozesses) unter Verwendung eines ersten Vorläufers, der ein Metall (z. B. W, Co, Ni, Ru oder Mo) umfasst, und eines zweiten Vorläufers, der Si (Silan) umfasst, umfassen. Außerdem kann optional auch ein Temperprozess durchgeführt werden, um zum Beispiel eine Phase der abgeschiedenen Silizidschicht 510 zu ändern. Es ist zu beachten, dass in dem Silizid-Abscheidungsprozess 500 auch eine Silizidschicht 520 über der Nitridschicht 390 für das NFET-Bauelement 200A hergestellt werden kann. Bei einigen Ausführungsformen kann eine direkte Abscheidung selektiv durchgeführt werden, sodass die metallische Silizidschicht 510 auf dem PFET-Bauelement 200B, aber nicht für das NFET-Bauelement 200A abgeschieden wird (z. B. wird keine Silizidschicht 520 für das NFET-Bauelement 200A hergestellt). Bei einigen Ausführungsformen kann die direkte Metallsilizid-Abscheidung auf dem PFET-Bauelement 200B unter Verwendung von Ru(hfac)2(CO)2 für die Abscheidung auf Si, aber nicht auf Oxid erfolgen. Bei einigen Ausführungsformen können Hexadien-basierte Ru-Vorläufer in Gegenwart von O2 für die selektive Abscheidung auf SiGeB verwendet werden. Bei einigen Ausführungsformen kann ein Oberflächen-selektiver Schichtaufwachsprozess zum Beispiel unter Verwendung von Ru3(CO)12 durchgeführt werden, und das Aufwachsen einer Oberflächen-selektiven Rutheniumschicht kann bei 100 bis 200 °C auf Metallen und Si, aber nicht auf Oxiden erfolgen. Bei einigen Ausführungsformen kann W selektiv auf Si- oder Metall-Oberflächen unter Verwendung von Prozessgasen wie WF6/H2 oder WF6/H2/SiH4, einer Prozesstemperatur von etwa 250 °C bis etwa 500 °C, eines Prozessdrucks von etwa 5 mTorr bis etwa 5 Torr betragen und eines Durchsatzes von etwa 1 Ncm3/min bis etwa 1000 Ncm3/min abgeschieden werden. Bei einigen Ausführungsformen können Silizide, wie etwa WSix, selektiv auf Si- oder Metall-Oberflächen unter Verwendung von Prozessgasen wie WF6/SiH2Cl2 oder WF6/SiH4 oder WF6/SiHCl3, einer Prozesstemperatur von etwa 350 °C bis etwa 600 °C, eines Prozessdrucks von etwa 5 mTorr bis etwa 5 Torr und eines Durchsatzes von etwa 1 Ncm3/min bis etwa 1000 Ncm3/min abgeschieden werden. Bei einigen Ausführungsformen kann Mo unter Verwendung von Mo(Cl)x in Gegenwart von H2, einer Prozesstemperatur von etwa 350 °C bis etwa 600 °C, eines Prozessdrucks von etwa 5 mTorr bis etwa 5 Torr und eines Durchsatzes von etwa 1 Ncm3/min bis etwa 1000 Ncm3/min selektiv abgeschieden werden. Bei einigen Ausführungsformen kann Co durch CVD und/oder ALD unter Verwendung von Co2(CO)6[HCC(C(CH3)3)] oder Amido-basierten Vorläufern oder durch ECP und/oder ELD selektiv abgeschieden werden. Co(tBuDAD)2 kann ebenfalls zum selektiven Abscheiden auf Si, aber nicht auf Si02 verwendet werden. CoCp(CO)2 kann in Gegenwart von SiH4 oder H2 zum selektiven Abscheiden auf Si, aber nicht auf Si02 verwendet werden. Bei einigen Ausführungsformen kann das selektive Abscheiden von Ni durch CVD oder ECP und/oder ELD erfolgen. Auch Ta oder Ta-Silizid kann selektiv unter Verwendung von Ta(Cl)x in Gegenwart von H2 oder SiH4 abgeschieden werden.
  • Kommen wir nun zu 10. Bei der alternativen Ausführungsform von 9 können nach der Durchführung des Silizid-Abscheidungsprozesses 500 die leitfähigen Kontakte 450 und 460 über der Silizidschicht 520 bzw. der Silizidschicht 510 hergestellt werden. Es ist zu beachten, dass bei der in 10 gezeigten Ausführungsform die Silizidschicht 510 für das PFET-Bauelement 200B ebenfalls eine höhere Austrittsarbeit als die Silizidschicht 360 für das NFET-Bauelement 200A aufweist. Daher erleichtert auch die in 10 gezeigte alternative Ausführungsform die Verringerung des spezifischen Kontaktwiderstands. Sowohl die Ausführungsform von 8 als auch die Ausführungsform von 10 umfassen eine Mehrzahl von selektiven Prozessen ohne komplizierte lithografische Strukturierungsschritte. Daher sind die Ausführungsformen der vorliegenden Erfindung effizient und kostengünstig. Außerdem können bei einigen Ausführungsformen die leitfähigen Kontakte 450 und 460 ohne Verwendung von Sperrschichten, die sie umschließen, hergestellt werden. Mit anderen Worten, die leitfähigen Kontakte 450 und 460 können durch sperrschichtlose Abscheidung hergestellt werden, was ebenfalls zur Verringerung des spezifischen Kontaktwiderstands beiträgt.
  • Durch die vorstehend erörterten spezifischen Herstellungsprozesse ist ein individuelles technisches Merkmal, das den Ausführungsformen von 8 und 10 gemein ist, dass das NFET-Bauelement 200A und das PFET-Bauelement 200B nicht nur unterschiedliche Silizid-Materialzusammensetzungen haben, sondern auch unterschiedliche Anordnungen und/oder unterschiedliche geometrische Formen für ihre Silizidschichten haben. Zum Beispiel kann, wie vorstehend dargelegt worden ist, durch das Entfernen der über dem PFET-Bauelement 200B hergestellten dielektrischen Schicht 310 die Silizidschicht 490 oder 510 des PFET-Bauelements 200B nach unten in den Source-/Drain-Bereich 230 des PFET-Bauelements 200B hinein ragen. Im Gegensatz dazu zeigt die Silizidschicht 360 des NFET-Bauelements 200A keinen Vorsprung in den Source-/Drain-Bereich 220 oder gegebenenfalls nur einen kleinen Vorsprung, der viel kleiner als der der Silizidschicht 490 oder 510 ist. Mit anderen Worten, die geometrischen Formen oder Profile der Silizidschichten für das NFET-Bauelement 200A und das PFET-Bauelement 200B sind asymmetrisch. Ein weiteres Merkmal der Asymmetrie zwischen der Silizidschicht 360 und der Silizidschicht 490/510 ist, dass die Silizidschicht 360 eine vertikal höhere Position hat. Zum Beispiel hat eine Unterseite der Silizidschicht 360 eine vertikal höhere Position als eine Unterseite der Silizidschicht 490/510. Bei einigen Ausführungsformen hat die Unterseite der Silizidschicht 360 sogar eine vertikal höhere Position als eine Oberseite der Silizidschicht 490/510.
  • Darüber hinaus kann auch das NFET-Bauelement 200A eine Nitridschicht 390 (oder sogar eine weitere Silizidschicht 520) aufweisen, die zwischen seiner Silizidschicht 360 und dem leitfähigen Kontakt 450 angeordnet ist, während das PFET-Bauelement 200B keine solche Nitridschicht oder eine zusätzliche Silizidschicht, die eine andere Materialzusammensetzung als die Silizidschicht 490/510 hat, zwischen der Silizidschicht 490/510 und dem leitfähigen Kontakt 460 aufweist. Auf Grund der zusätzlichen Komponenten des NFET-Bauelements 200A hat der leitfähige Kontakt 450 des NFET-Bauelements 200A eine geringere Tiefe (d. h., eine geringere vertikale Abmessung, die in der z-Richtung gemessen wird) als der leitfähige Kontakt 460 des PFET-Bauelements 200B.
  • Die 2 bis 10 entsprechen einem Prozessablauf, in dem das Metallsilizid für das NFET-Bauelement 200A hergestellt wird, bevor das Metallsilizid für das PFET-Bauelement 200B hergestellt wird. Die 11 bis 17 entsprechen einem anderen Prozessablauf, in dem das Metallsilizid für das PFET-Bauelement 200B hergestellt wird, bevor das Metallsilizid für das NFET-Bauelement 200A hergestellt wird.
  • Kommen wir nun zu 11, in der ein selektiver Dielektrisches-Material-Herstellungsprozess 600 durchgeführt wird, um eine dielektrische Schicht 610 selektiv über dem Source-/Drain-Bereich 220 des NFET-Bauelements 200A, aber nicht über dem Source-/Drain-Bereich 230 des PFET-Bauelements 200B herzustellen. Bei einigen Ausführungsformen umfasst der selektive Dielektrisches-Material-Herstellungsprozess 600 einen Prozess, in dem die Halbleitermaterialien des Source-/Drain-Bereichs 220, aber nicht die Halbleitermaterialien des Source-/Drain-Bereichs 230 oxidiert werden. Zum Beispiel können bei Ausführungsformen, bei denen der Source-/Drain-Bereich 220 SiP enthält, während der Source-/Drain-Bereich 230 mit Bor dotiertes SiGe enthält, auf Grund der unterschiedlichen Eigenschaften von Phosphor und Germanium die Prozessparameter (z. B. Druck, Temperatur, Gasdurchsätze usw.) des selektiven Dielektrisches-Material-Herstellungsprozesses 600 so konzipiert werden, dass der Phosphor-Anteil, aber nicht der Germanium-Anteil oxidiert wird. Somit kann die dielektrische Schicht 610 zwar über dem Source-/Drain-Bereich 220, aber nicht über dem Source-/Drain-Bereich 230 hergestellt werden. Bei einigen Ausführungsformen können Si02 oder Metalloxide wie HfO2, Zr02, Ti02 usw. während des Aufwachsens einer n-Epitaxialschicht oder einer p-Epitaxialschicht verkappt werden. Die Struktur weist Oxid auf SiP, aber nicht auf der p-Epitaxialschicht auf oder umgekehrt. Bei einigen anderen Ausführungsformen können durch Verwenden einer niedrigen bis mittleren Temperatur bei einer hochreinen Sauerstoff- oder Nass-Oxidation andere Oxide auf SiGe oder Ge als auf SiP aufgewachsen werden. Bei noch weiteren Ausführungsformen kann mit selektiven CVD- oder ALD-Prozessen Oxid auf SiP oder SiGe abgeschieden werden.
  • Bei anderen Ausführungsformen kann der selektive Dielektrisches-Material-Herstellungsprozess 600 eine direkte Abscheidung der dielektrischen Schicht 610 umfassen. Zum Beispiel wird die dielektrische Schicht 610 direkt auf dem Source-/Drain-Bereich 220 mit einem Abscheidungsverfahren wie CVD oder ALD abgeschieden, aber sie wird nicht auf dem Source-/Drain-Bereich 230 abgeschieden. Diese selektive Abscheidung kann zum Beispiel dadurch erreicht werden, dass das Abscheidungsverfahren so konfiguriert wird, dass es eine höhere Selektivität für SiP als für SiGe aufweist.
  • Unabhängig von der Ausführungsform, die zum Herstellen der dielektrischen Schicht 610 verwendet wird, werden für den selektiven Dielektrisches-Material-Herstellungsprozess 600 keine lithografischen Masken benötigt, um die selektive Herstellung der dielektrischen Schicht 610 zu realisieren, was die Herstellung vereinfacht. Bei einigen Ausführungsformen wird die dielektrische Schicht 610 so hergestellt, dass sie eine Oxidmaterial-Zusammensetzung aufweist, wie etwa Silizium-Phosphoroxid oder ein anderes geeignetes Metalloxid. Bei anderen Ausführungsformen kann die dielektrische Schicht 610 so hergestellt werden, dass sie stattdessen eine Nitridmaterial-Zusammensetzung aufweist. Ähnlich wie die dielektrische Schicht 310 ist eine Funktion der dielektrischen Schicht 610, die Herstellung von Metallsilizid für das NFET-Bauelement 200A zu vermeiden, wenn das Metallsilizid für das PFET-Bauelement 200B hergestellt wird.
  • Kommen wir nun zu 12, in der ein selektiver Metallabscheidungsprozess 630 durchgeführt wird, um ein metallisches Material 640 selektiv über dem Source-/Drain-Bereich 230 des PFET-Bauelements 200B, aber nicht über der dielektrischen Schicht 610 des NFET-Bauelements 200A herzustellen. Der Metallabscheidungsprozess 630 kann CVD, ALD, ECP, ELD oder einen Aufschmelzprozess umfassen. Bei einigen Ausführungsformen ist die Metallabscheidung selektiv, sodass das Metall auf dem Source-/Drain-Bereich 230, aber nicht auf der dielektrischen Schicht 610 oder auf der ILD-Schicht 280 abgeschieden wird. Dies unterstützt die Durchführung der Grabenfüllung. Bei einigen Ausführungsformen umfasst das metallische Material 640 ein p-Metall, wie etwa Ru, W, Co, Ni oder Mo. Bei einigen Ausführungsformen kann Ru(hfac)2(CO)2 für die selektive Abscheidung auf Si, aber nicht auf Oxid verwendet werden. Bei einigen Ausführungsformen können Hexadien-basierte Ru-Vorläufer in Gegenwart von O2 für die selektive Abscheidung auf SiGeB verwendet werden. Bei einigen Ausführungsformen kann ein Oberflächen-selektiver Schichtaufwachsprozess zum Beispiel unter Verwendung von Ru3(CO)12 durchgeführt werden, und das Aufwachsen einer Oberflächen-selektiven Rutheniumschicht kann bei 100 bis 200 °C auf Metallen und Si, aber nicht auf Oxiden erfolgen. Bei einigen Ausführungsformen kann W unter Verwendung von Prozessgasen wie WF6/H2 oder WF6/H2/SiH4, einer Prozesstemperatur von etwa 250 °C bis etwa 500 °C, eines Prozessdrucks von etwa 5 mTorr bis etwa 5 Torr und eines Durchsatzes von etwa 1 Ncm3/min bis etwa 1000 Ncm3/min selektiv auf Si- oder Metall-Oberflächen abgeschieden werden. Bei einigen Ausführungsformen können Silizide, wie etwa WSix, selektiv auf Si- oder Metall-Oberflächen unter Verwendung von Prozessgasen wie WF6/SiH2Cl2 oder WF6/SiH4 oder WF6/SiHCl3, einer Prozesstemperatur von etwa 350 °C bis etwa 600 °C, eines Prozessdrucks von etwa 5 mTorr bis etwa 5 Torr und eines Durchsatzes von etwa 1 Ncm3/min bis etwa 1000 Ncm3/min abgeschieden werden. Bei einigen Ausführungsformen kann Mo unter Verwendung von Mo(Cl)x in Gegenwart von H2, einer Prozesstemperatur von etwa 350 °C bis etwa 600 °C, eines Prozessdrucks von etwa 5 mTorr bis etwa 5 Torr und eines Durchsatzes von etwa 1 Ncm3/min bis etwa 1000 Ncm3/min selektiv abgeschieden werden. Bei einigen Ausführungsformen kann Co durch CVD und/oder ALD unter Verwendung von Co2(CO)6[HCC(C(CH3)3)] oder Amido-basierten Vorläufern oder durch ECP und/oder ELD selektiv abgeschieden werden. Co(tBuDAD)2 kann ebenfalls zum selektiven Abscheiden auf Si, aber nicht auf SiO2 verwendet werden. CoCp(CO)2 kann in Gegenwart von SiH4 oder H2 zum selektiven Abscheiden auf Si, aber nicht auf SiO2 verwendet werden. Bei einigen Ausführungsformen kann das selektive Abscheiden von Ni durch CVD oder ECP und/oder ELD erfolgen. Auch Ta oder Ta-Silizid kann selektiv unter Verwendung von Ta(Cl)x in Gegenwart von SiH4 oder H2 abgeschieden werden. Ähnlich wie die dielektrische Schicht 310 den selektiven Epitaxieprozess 320 und den selektiven Silizid-Herstellungsprozess 350 erleichtert, erleichtert auch die dielektrische Schicht 610 den selektiven Metallabscheidungsprozess 630.
  • Kommen wir nun zu 13, in der ein Temperprozess 660 durchgeführt wird, um eine Reaktion zwischen dem metallischen Material 640 und dem Source-/Drain-Bereich 230 auszulösen, sodass eine Silizidschicht 670 in dem Source-/Drain-Bereich 230 des PFET-Bauelements 200B entsteht. Die Silizidschicht 670, wie etwa Wolframsilizid (WSix), Molybdänsilizid (MoSix), Rutheniumsilizid (RuSix), Nickelsilizid (NiSix) oder Cobaltsilizid (CoSix), kann eine hohe Austrittsarbeit haben. Es ist zu beachten, dass nicht-umgesetzte Teile des metallischen Materials 640 nach der Herstellung der Silizidschicht 670 bestehen bleiben können. Auch hier wird durch das Vorhandensein der dielektrischen Schicht 610 die Herstellung der Silizidschicht für das NFET-Bauelement 200A vermieden, da zunächst kein metallisches Material über dem Source-/Drain-Bereich 220 hergestellt worden ist.
  • Kommen wir nun zu 14, in der ein selektiver Dielektrisches-Material-Entfernungsprozess 700 durchgeführt wird, um die dielektrische Schicht 610 für das NFET-Bauelement 200A selektiv zu entfernen. Der selektive Dielektrisches-Material-Entfernungsprozess 700 wird so durchgeführt, dass die dielektrische Schicht 610 entfernt wird, ohne die anderen Schichten des NFET-Bauelements 200A oder des PFET-Bauelements 200B erheblich zu beschädigen. Bei einigen Ausführungsformen umfasst der selektive Dielektrisches-Material-Entfernungsprozess 700, ähnlich wie der vorstehend beschriebene selektive Dielektrisches-Material-Entfernungsprozess 400, einen oder mehrere Ätzprozesse, die eine Ätzselektivität zwischen dem Material (z. B. Oxid) der dielektrischen Schicht 610 und anderen Arten von Materialien haben. Auf diese Weise kann die dielektrische Schicht 610 weggeätzt werden, ohne die anderen Komponenten des NFET-Bauelements 200A oder des PFET-Bauelements 200B erheblich zu beeinträchtigen. Es ist zwar angegeben, dass der selektive Dielektrisches-Material-Entfernungsprozess 700 nach dem Temperprozess 660 durchgeführt wird, aber es ist klar, dass diese Reihenfolge oder Abfolge nicht beschränkend sein soll. Mit anderen Worten, bei anderen Ausführungsformen kann der selektive Dielektrisches-Material-Entfernungsprozess 700 vor dem Temperprozess 660 durchgeführt werden.
  • Bei einigen Ausführungsformen kann mit dem selektiven Dielektrisches-Material-Entfernungsprozess 700 eine Aussparung 710 für das NFET-Bauelement 200A in ähnlicher Weise erzeugt werden, wie die Aussparung 410 in dem Source-/Drain-Bereich 230 für das PFET-Bauelement 200B bei der Ausführungsform erzeugt wird, die vorstehend unter Bezugnahme auf die 2 bis 10 beschrieben worden ist. Die Aussparung 710 wird in dem Source-/Drain-Bereich 220 zum Beispiel durch die Ätzung der dielektrischen Schicht 610 erzeugt. Bei einigen Ausführungsformen kann die Aussparung 710 eine Tiefe von etwa 0,5 nm bis etwa 3 nm haben. Ähnlich wie die in 6 gezeigte Aussparung 410 ist die Aussparung 710 (und das spätere Füllen der Aussparung 710 mit einem leitfähigen Material) eines der spezifischen technischen Merkmale der vorliegenden Erfindung. Der Grund dafür ist, dass durch die Ätzung der dielektrischen Schicht 610 die Aussparung 710 erzeugt wird, die bei herkömmlichen Verfahren nicht erzeugt wird. Mit anderen Worten, bei herkömmlichen Verfahren wird die Aussparung 710 in dem NFET-Bauelement 200A nicht erzeugt, da die dielektrische Schicht 610 nicht hergestellt wird und daher nicht entfernt werden muss.
  • Kommen wir nun zu 15, in der ein Silizid-Herstellungsprozess 730 durchgeführt wird, um eine Silizidschicht 740 für das NFET-Bauelement 200A herzustellen. Bei einigen Ausführungsformen umfasst der Silizid-Herstellungsprozess 730 ein Abscheiden eines metallischen n-Materials über dem Source-/Drain-Bereich 220 des NFET-Bauelements 200A, wobei das metallische n-Material die Aussparung 710 füllt; und ein anschließendes Durchführen eines Temperprozesses, um eine Reaktion zwischen den metallischen n-Material und dem Source-/Drain-Bereich 220 auszulösen. Das resultierende Material ist die Silizidschicht 740.
  • Bei anderen Ausführungsformen kann der Silizid-Herstellungsprozess 730 ein direkter Abscheidungsprozess sein, in dem die Silizidschicht 740 direkt auf dem Source-/Drain-Bereich 220 abgeschieden wird (und die Aussparung 710 füllt). Die direkte Abscheidung kann durch Durchführen eines CVD-Prozesses (oder eines anderen geeigneten Abscheidungsprozesses) unter Verwendung eines ersten Vorläufers, der ein Metall (z. B. Ti) umfasst, und eines zweiten Vorläufers, der Si (Silan) umfasst, realisiert werden. Bei einigen Ausführungsformen kann in einem thermischen CVD-Prozess oder einem PECVD-Prozess unter Verwendung von TiCl4/SiH4 TiSix selektiv auf Si abgeschieden werden. In diesen Prozessen kann eine Prozesstemperatur etwa 300 °C bis etwa 600 °C betragen, ein Prozessdruck kann etwa 5 mTorr bis etwa 5 Torr betragen, und ein Durchsatz kann etwa 1 Ncm3/min bis etwa 1000 Ncm3/min betragen. Bei einigen anderen Ausführungsformen kann in einem thermischen CVD-Prozess oder einem PECVD-Prozess unter Verwendung von TiCl4/H2 TiSix selektiv auf Si abgeschieden werden. In diesen Prozessen kann eine Prozesstemperatur etwa 300 °C bis etwa 500 °C betragen, ein Prozessdruck kann etwa 5 mTorr bis etwa 5 Torr betragen, und ein Durchsatz kann etwa 1 Ncm3/min bis etwa 1000 Ncm3/min betragen. Außerdem kann optional auch ein Temperprozess durchgeführt werden, um zum Beispiel eine Phase der abgeschiedenen Silizidschicht 740 zu ändern.
  • Unabhängig davon, wie die Silizidschicht 740 hergestellt wird, ist ihre Austrittsarbeit niedriger als die Austrittsarbeit der Silizidschicht 670. Bei einigen Ausführungsformen kann die Silizidschicht 740 Titansilizid (TiSix), Aluminiumsilizid (AlSix), Hafniumsilizid (HfSix), Lithiumsilizid (LiSix), Erbiumsilizid (ErSix), Ytterbiumsilizid (YbSix), Yttriumsilizid (YSix), Lanthansilizid (LaSix) oder Kombinationen davon aufweisen. Wie vorstehend dargelegt worden ist, trägt die höhere Austrittsarbeit der Silizidschicht des PFET-Bauelements 200B zur Optimierung der Bauelementleistung bei, zum Beispiel hinsichtlich der Verringerung des spezifischen Kontaktwiderstands. Außerdem kann durch die Form der Aussparung 710 die Silizidschicht 740 eine größere Kontaktfläche mit dem Source-/Drain-Bereich 220 haben, wodurch der spezifische Widerstand weiter verringert wird.
  • Außerdem dürfte klar sein, dass bei einigen Ausführungsformen durch den Silizid-Herstellungsprozess 730 eine Schicht 750 über dem metallischen Material 640 des PFET-Bauelements 200B entstehen kann. Bei Ausführungsformen, bei denen die Silizidschicht 740 durch Abscheiden eines metallischen n-Materials hergestellt wird und das metallische n-Material durch einen Temperprozess zur Reaktion mit dem Source-/Drain-Bereich 220 gebracht wird, weist die Schicht 750 das abgeschiedene metallische Material auf. Bei Ausführungsformen, bei denen die Silizidschicht 740 durch direkte Abscheidung hergestellt wird, weist die Schicht 750 das Metallsilizid mit der niedrigeren Austrittsarbeit, wie etwa TiSix, auf. Mit anderen Worten, der Silizid-Herstellungsprozess 730 kann selektiv sein oder auch nicht (d. h., es wird Silizid für das NFET-Bauelement 200A, aber nicht für das PFET-Bauelement 200B hergestellt, oder es wird Silizid für das NFET-Bauelement 200A und das PFET-Bauelement 200B hergestellt). Der Grund dafür ist, dass auch wenn die Schicht 750 für das PFET-Bauelement 200B hergestellt wird, diese den Betrieb des PFET-Bauelements 200B nicht erheblich beeinträchtigt, da durch den später hergestellten leitfähigen Kontakt für das PFET-Bauelement 200B die Schicht 750 irrrelevant werden kann.
  • Kommen wir nun zu 16, in der ein Nitrierungsprozess 780 durchgeführt wird, um eine Nitridschicht 790 für das NFET-Bauelement 200A und eine Nitridschicht 800 für das PFET-Bauelement 200B herzustellen. Die Nitridschicht 790 wird über der Silizidschicht 740 hergestellt, und die Nitridschicht 800 wird über der Schicht 750 hergestellt. Bei einigen Ausführungsformen kann der Nitrierungsprozess 780 einen Plasmaprozess umfassen. Zum Beispiel kann ein Wafer, der das NFET-Bauelement 200A und das PFET-Bauelement 200B enthält, in einer Kammer platziert werden, die mit einem Stickstoff-Plasma gefüllt ist. Das Stickstoff-Plasma nitriert einen Teil der Silizidschicht 740 des NFET-Bauelements 200A und einen Teil der Schicht 750 des PFET-Bauelements 200B. Bei einigen Ausführungsformen kann die Nitridschicht 790 Titannidrid, Hafniumnitrid, Lanthannitrid, Erbiumnitrid, Ytterbiumnitrid oder Yttriumnitrid oder dergleichen aufweisen. Ähnlich wie die Nitridschicht 390 kann die Nitridschicht 790, die für das NFET-Bauelement 200A hergestellt wird, als eine Sperrschicht dienen, um eine Diffusion von Materialien aus einem leitfähigen Kontakt (der über der Nitridschicht 790 hergestellt werden soll) in die darunter befindlichen Schichten (z. B. die Silizidschicht 740) zu verhindern oder zu reduzieren.
  • Kommen wir nun zu 17, in der ein Leitfähiger-Kontakt-Herstellungsprozess 820 durchgeführt wird, um einen leitfähigen Kontakt 850 für das NFET-Bauelement 200A und einen leitfähigen Kontakt 860 für das PFET-Bauelement 200B herzustellen. Bei verschiedenen Ausführungsformen kann der Leitfähiger-Kontakt-Herstellungsprozess 820 einen Metallabscheidungsprozess, zum Beispiel einen CVD-Prozess, umfassen. Bei einigen Ausführungsformen wird der CVD-Prozess unter Verwendung einer Prozesstemperatur von etwa 50 °C bis etwa 500 °C, eines Argon- oder Stickstoff-Trägergases und eines Durchsatzes von etwa 10 Ncm3/min bis etwa 500 Ncm3/min durchgeführt. Bei anderen Ausführungsformen kann der Metallabscheidungsprozess ALD, Elektroplattierung (ECP), stromlose Abscheidung (ELD) oder einen Aufschmelzprozess umfassen.
  • Bei einigen Ausführungsformen ist die Metallabscheidung selektiv, sodass das Metall auf den Nitridschichten 790 und 800, aber nicht auf der ILD-Schicht 280 abgeschieden wird. Dies unterstützt die Durchführung der Grabenfüllung und macht die Durchführung eines Polierungsprozesses, wie etwa einer chemisch-mechanischen Polierung (CMP), zum Entfernen des auf der ILD-Schicht 280 abgeschiedenen metallischen Materials unnötig. Bei anderen Ausführungsformen kann jedoch der Leitfähiger-Kontakt-Herstellungsprozess 820 nicht selektiv sein, und daher kann die ILD-Schicht 280 darauf abgeschiedene metallische Materialien aufweisen, die mit einem später durchgeführten CMP-Prozess entfernt werden können.
  • Ähnlich wie die vorstehend beschriebenen leitfähigen Kontakte 450 und 460 werden die leitfähigen Kontakte 850 und 860 so hergestellt, dass sie ein leitfähiges Material (z. B. ein metallisches Material) mit einem niedrigen spezifischen elektrischen Widerstand und einer hohen Austrittsarbeit aufweisen. Bei verschiedenen Ausführungsformen kann das leitfähige Material für die leitfähigen Kontakte 850 und 860 Nickel (Ni), Ruthenium (Ru), Wolfram (W), Cobalt (Co), Molybdän (Mo) oder Kombinationen davon umfassen. Da, wie vorstehend dargelegt worden ist, der leitfähige Kontakt 850 auf der Nitridschicht 790 statt direkt auf der Silizidschicht 740 hergestellt wird, wird durch die vorliegende Erfindung die Gefahr der Diffusion der Materialien mit einer hohen Austrittsarbeit aus dem leitfähigen Kontakt 850 in die Silizidschicht 740 verringert.
  • Ebenfalls ähnlich wie bei den vorstehend unter Bezugnahme auf 8 oder 10 erörterten Ausführungsformen sind eines der spezifischen technischen Merkmale der in 17 gezeigten Ausführungsform die asymmetrischen Silizidschichten zwischen dem NFET-Bauelement 200A und dem PFET-Bauelement 200B. Zum Beispiel kann durch das Entfernen der dielektrischen Schicht 610 das NFET-Bauelement 200A eine Aussparung in den Source-/Drain-Bereich 220 haben. Das PFET-Bauelement 200B hat keine solche Aussparung, und daher haben die resultierenden Silizidschichten 740 und 670 für das NFET-Bauelement 200A und das PFET-Bauelement 200B nicht nur unterschiedliche Materialzusammensetzungen, sondern auch unterschiedliche geometrische Formen/Profile. Zum Beispiel kann ein Vorsprung der Silizidschicht 740 in den Source-/Drain-Bereich 220 tiefer als ein Vorsprung der Silizidschicht 670 in den Source-/Drain-Bereich 230 sein. Und während die Silizidschicht 740 durch die Nitridschicht 790 von dem leitfähigen Kontakt 850 getrennt ist, ist die Silizidschicht 670 durch die Nitridschicht 800, die Schicht 750 und gegebenenfalls das metallische Material 640 (falls dieses während der Herstellung der Silizidschicht 670 nicht vollständig aufgezehrt worden ist) von dem leitfähigen Kontakt 860 getrennt. Daher kann der leitfähiger Kontakt 850 eine größere Tiefe oder vertikale Abmessung als der leitfähige Kontakt 860 haben. Oder anders ausgedrückt, eine Unterseite des leitfähigen Kontakts 860 hat vertikal eine höhere Position als eine Unterseite des leitfähigen Kontakts 850. Das NFET-Bauelement 200A von 17 weist nicht das metallische Material 640 oder die Schicht 750 auf. Bei einigen Ausführungsformen kann die Silizidschicht 740 in direktem Kontakt mit der Nitridschicht 790 sein.
  • Die 18 bis 27 zeigen weitere schematische Teil-Seitenschnittansichten von Halbleiter-Bauelementen gemäß verschiedenen Ausführungsformen der Erfindung. Die Teil-Seitenschnittansichten der 18 bis 27 sind entlang der y-Richtung von 1 erstellt. Aus Gründen der Einheitlichkeit und der Übersichtlichkeit sind Komponenten, die denen ähnlich sind, die in den 2 bis 17 gezeigt sind, in den 18 bis 27 mit den gleichen Bezugssymbolen bezeichnet.
  • In 8 ist eine Ausführungsform des NFET-Bauelements 200A und des PFET-Bauelements 200B gezeigt. Das NFET-Bauelement 200A und das PFET-Bauelement 200B sind FinFET-Bauelemente. Zum Beispiel weist das NFET-Bauelement 200A eine Mehrzahl von Finnenstrukturen 1000 auf, die nach oben (z. B. in der z-Richtung von 1) aus dem Substrat 210 herausragen, und in ähnlicher Weise weist das PFET-Bauelement 200B eine Mehrzahl von Finnenstrukturen 1010 auf, die nach oben aus dem Substrat 210 herausragen. Die Finnenstrukturen 1000 können den Finnenstrukturen 104 von 1 ähnlich sein. Bei einigen Ausführungsformen weisen die Finnenstrukturen 1000 Silizium auf, während die Finnenstrukturen 1010 Siliziumgermanium aufweisen. Auf einem unteren Teil der Finnenstrukturen 1000 und 1010 kann eine Abstandshalterschicht 1020 hergestellt werden. Die Abstandshalterschicht 1020 kann ein dielektrisches Material aufweisen. Außerdem sind die Finnenstrukturen 1000 und die Finnenstrukturen 1010 durch eine Isolationsstruktur 1040 voneinander getrennt. Die Isolationsstruktur 1040 kann eine Ausführungsform der Isolationsstruktur 108 sein, die vorstehend beschrieben worden ist (z. B. eine STI), oder sie kann ein anderes geeignetes elektrisch isolierendes Material sein.
  • Die oberen Teile der Finnenstrukturen 1000 werden von den Source-/Drain-Bereichen 220 umschlossen, die auf den oberen Teilen der Finnenstrukturen 1000 epitaxial aufgewachsen werden können. Die oberen Teile der Finnenstrukturen 1010 werden von Source-/Drain-Bereichen 330 umschlossen, die auf den oberen Teilen der Finnenstrukturen 1010 ebenfalls epitaxial aufgewachsen werden können. Wie vorstehend dargelegt worden ist, können als nicht-beschränkende Beispiele die Source-/Drain-Bereiche 220 SiP aufweisen, während die Source-/Drain-Bereiche 330 SiGeB aufweisen können. Wie außerdem in 18 gezeigt ist, verschmelzen die Source-/Drain-Bereiche 220, die auf benachbarten Finnenstrukturen 1000 hergestellt sind, seitlich miteinander, und die Source-/Drain-Bereiche 330, die auf benachbarten Finnenstrukturen 1010 hergestellt sind, verschmelzen ebenfalls seitlich miteinander. Es ist klar, dass bei einigen Ausführungsformen die Source-/Drain-Bereich 220 und die Source-/Drain-Bereich 330 jeweils eine Mehrzahl von epitaxial aufgewachsenen Schichten (die auch als Epi-Schichten bezeichnet werden) aufweisen können. Zum Beispiel kann eine erste Epi-Schicht epitaxial auf der Finnenstruktur 1000 (oder auf der Finnenstruktur 1010) aufgewachsen werden, eine zweite Epi-Schicht kann epitaxial auf der ersten Epi-Schicht aufgewachsen werden, eine dritte Epi-Schicht kann epitaxial auf der zweiten Epi-Schicht aufgewachsen, und so weiter. Der Einfachheit halber sind diese unterschiedlichen Epi-Schichten hier jedoch nicht einzeln bezeichnet.
  • Für das NFET-Bauelement 200A wird eine geeignete n-Metallsilizidschicht, wie etwa die vorstehend beschriebene Silizidschicht 360 (z. B. TiSix, AlSix, HfSix, LiSix, ErSix, YbSix, YSix oder LaSix als nicht-beschränkende Beispiele) über den Source-/Drain-Bereichen 220 hergestellt. Für das PFET-Bauelement 200B wird eine geeignete p-Metallsilizidschicht, wie etwa die Silizidschicht 490 oder die Silizidschicht 510, die vorstehend beschrieben worden sind (z. B. WSix, MoSix, RuSix, NiSix oder CoSix als nicht-beschränkende Beispiele) über den Source-/Drain-Bereichen 330 hergestellt. Durch die Unterschiede in ihren jeweiligen Materialzusammensetzungen hat die Silizidschicht 490 (oder die Silizidschicht 510) für das PFET-Bauelement 200B eine höhere Austrittsarbeit als die Silizidschicht 360 für das NFET-Bauelement 200A. Wie vorstehend dargelegt worden ist, trägt die höhere Austrittsarbeit der p-Metallsilizidschicht zur Optimierung der Bauelementleistung, zum Beispiel hinsichtlich der Verringerung des spezifischen Kontaktwiderstands, bei.
  • Für das NFET-Bauelement 200A wird die Nitridschicht 390 (z. B. TiSiN) über der Silizidschicht 360 hergestellt. Über der Nitridschicht 390 wird der leitfähige Kontakt 450 hergestellt. Die Nitridschicht 390 kann als eine Sperrschicht zum Verhindern oder Verringern der Diffusion von Materialien aus dem leitfähigen Kontakt 450 in die Silizidschicht 360 oder in die Source-/Drain-Bereiche 220 dienen. Für das PFET-Bauelement 200B wird der leitfähige Kontakt 460 über der Silizidschicht 490 hergestellt. Der leitfähige Kontakt 460 kann sich weiter nach unten (z. B. tiefer in die Silizidschicht 490 hinein) als der leitfähige Kontakt 450 erstrecken. Mit anderen Worten, die Unterseite des leitfähigen Kontakts 460 kann eine niedrigere vertikale Position in der z-Richtung als die Unterseite des leitfähigen Kontakts 450 haben. Die ILD-Schicht 280 umschließt die leitfähigen Kontakte 450 und 460 und die Source-/Drain-Bereiche 220 und 330.
  • 19 zeigt eine Seitenschnittansicht einer weiteren Ausführungsform des NFET-Bauelements 200A und des PFET-Bauelements 200B. Die in 19 gezeigte Ausführungsform ist der in 18 gezeigten Ausführungsform in vielem ähnlich. Die Größen und/oder Formen der Silizidschichten 360 und 490 können jedoch zwischen den in den 18 und 19 gezeigten Ausführungsformen unterschiedlich sein. Zum Beispiel können die Silizidschichten 360 und 490 bei der in 19 gezeigten Ausführungsform jeweils eine größere Tiefe (d. h. vertikale Abmessung) oder eine größere Querabmessung als ihre Gegenstücke bei der in 18 gezeigten Ausführungsform haben.
  • 20 zeigt eine Seitenschnittansicht einer noch weiteren Ausführungsform des NFET-Bauelements 200A und des PFET-Bauelements 200B. Die in 20 gezeigte Ausführungsform ist der in 18 gezeigten Ausführungsform in vielem ähnlich. Im Gegensatz zu der in 18 gezeigten Ausführungsform verschmelzen jedoch die Source-/Drain-Bereiche 220, die auf benachbarten Finnenstrukturen 1000 aufgewachsen werden, nicht seitlich miteinander, und die Source-/Drain-Bereiche 330, die auf benachbarten Finnenstrukturen 1010 aufgewachsen werden, verschmelzen ebenfalls nicht seitlich miteinander. Vielmehr trennt ein Teil der ILD-Schicht 280 die Source-/Drain-Bereiche 220 von den benachbarten Finnenstrukturen 1000, und ein Teil der ILD-Schicht 280 trennt die Source-/Drain-Bereiche 330 von den benachbarten Finnenstrukturen 1010.
  • 21 zeigt eine Seitenschnittansicht einer noch weiteren Ausführungsform des NFET-Bauelements 200A und des PFET-Bauelements 200B. Die in 21 gezeigte Ausführungsform ist der in 18 gezeigten Ausführungsform in vielem ähnlich. Im Gegensatz zu der in 18 gezeigten Ausführungsform werden jedoch die Silizidschichten 360 und 490 so hergestellt, dass sie die Source-/Drain-Bereiche 220 bzw. 330 „umschließen“. Bei der dargestellten Ausführungsform können die Silizidschichten 360 durch einen Teil der ILD-Schicht 280 von benachbarten Source-/Drain-Bereichen 220 getrennt sein, oder bei einigen anderen Ausführungsformen können sie miteinander verschmelzen. Ebenso können bei der dargestellten Ausführungsform die Silizidschichten 490 durch einen Teil der ILD-Schicht 280 von benachbarten Source-/Drain-Bereichen 330 getrennt sein, oder sie können bei einigen anderen Ausführungsformen miteinander verschmelzen.
  • Die 22 und 23 zeigen Seitenschnittansichten einiger weiterer Ausführungsformen des NFET-Bauelements 200A und des PFET-Bauelements 200B. Die in den 22 und 23 gezeigten Ausführungsformen sind der in 18 oder 21 gezeigten Ausführungsform in vielem ähnlich. Die Source-/Drain-Bereiche 220 und/oder 330 können jedoch andere Formen als ihre Gegenstücke bei den Ausführungsformen haben, die in 18 oder 21 gezeigt sind. Während die Source-/Drain-Bereiche 220 und/oder 330 bei den in 18 oder 21 gezeigten Ausführungsformen zum Beispiel eine mehr „Diamant-ähnliche“ Querschnittsform haben können, können die Source-/Drain-Bereiche 220 und/oder 330 bei der in 22 gezeigten Ausführungsform eine annähernd polygonale (z. B. hexagonale) Querschnittsform haben, und sie können bei der in 23 gezeigten Ausführungsform eine ovale oder runde Querschnittsform haben. Bei anderen Ausführungsformen werden auch andere Formen für die Source-/Drain-Bereiche 220/330 in Betracht gezogen.
  • Bei den Ausführungsformen, die in den 22 und 23 gezeigt sind, können, wie bei der in 21 gezeigten Ausführungsform, die Silizidschichten 360 und 490 die Source-/Drain-Bereiche 220 bzw. 330 „umschließen“. Alternativ können, wie bei der in 18 gezeigten Ausführungsform, die Silizidschichten 360 und 490 auch auf einem oberen Teil der Source-/Drain-Bereiche 220 bzw. 330 hergestellt werden. Außerdem können bei einigen Ausführungsformen die Silizidschichten 360 und 490 von benachbarten Source-/Drain-Bereichen 220 und 330 miteinander verschmelzen, oder sie können bei anderen Ausführungsformen durch einen Teil der ILD-Schicht 280 getrennt sein.
  • Die 24 und 25 zeigen Seitenschnittansichten einiger weiterer Ausführungsformen des NFET-Bauelements 200A und des PFET-Bauelements 200B. Die in den 24 und 25 gezeigten Ausführungsformen sind den in 18 oder in den 21 und 22 gezeigten Ausführungsformen in vielem ähnlich. Bei den Ausführungsformen, die in den 24 und 25 gezeigt sind, sind jedoch das NFET-Bauelement 200A und das PFET-Bauelement 200B Gate-all-around(GAA)-Bauelemente. Zum Beispiel können die Source-/Drain-Bereiche 220 und/oder 330 so hergestellt werden, dass sie eine Mehrzahl von Nanodrahtstrukturen 1080 bzw. 1090 aufweisen. Die Nanodrähte 1080 und 1090 können Silizium bzw. Siliziumgermanium aufweisen, und sie können jeweils in der x-Richtung von 1 verlaufen. Weitere Einzelheiten von GAA-Bauelementen sind in der am 2. August 2017 eingereichten US-Patentanmeldung mit dem Aktenzeichen 15/666.715 und dem Titel „Threshold Voltage Adjustment for a Gate-All-Around Semiconductor Structure“ („Einstellung der Schwellenspannung für eine Gate-all-around-Halbleiterstruktur“) und in dem am 4. Dezember 2014 eingereichten und am 22. März 2017 erteilten US-Patent mit dem Aktenzeichen 9.620.607 und dem Titel „Gate All Around Device Structure and Fin Field Effect Transistor (FinFET) Device Structure“ [„Gate-all-around-Bauelementstruktur und Finnen-Feldeffekttransistor(FinFET)-Bauelementstruktur“] beschrieben, die durch Bezugnahme aufgenommen sind.
  • Bei den Ausführungsformen, die in 24 gezeigt sind, wird über jedem der Source-/Drain-Bereiche 220, zum Beispiel über jeder der Silizidschichten 360, ein anderer leitfähiger Kontakt 450 hergestellt. Ebenso wird über jedem der Source-/Drain-Bereiche 330, zum Beispiel über jeder der Silizidschichten 490, ein anderer leitfähiger Kontakt 460 hergestellt. Im Gegensatz dazu wird bei der in 25 gezeigten Ausführungsform der leitfähige Kontakt 450 über beiden Source-/Drain-Bereichen 220, zum Beispiel über beiden Silizidschichten 360, hergestellt. Mit anderen Worten, mehrere Source-/Drain-Bereiche 220 können den gleichen leitfähigen Kontakt 450 gemeinsam nutzen. Ebenso wird der leitfähige Kontakt 460 über beiden Source-/Drain-Bereichen 330, zum Beispiel über beiden Silizidschichten 490, hergestellt. Mit anderen Worten, mehrere Source-/Drain-Bereiche 330 können den gleichen leitfähigen Kontakt 460 gemeinsam nutzen.
  • Es ist klar, dass die Ausführungsformen, die vorstehend unter Bezugnahme auf die 18 bis 25 erörtert worden sind, einem Prozessablauf entsprechen, in dem die n-Metallsilizidschicht (z. B. die Silizidschicht 360) hergestellt wird, bevor die p-Metallsilizidschicht (z. B. die Silizidschicht 490 oder 510) hergestellt wird. 26 zeigt eine Ausführungsform, die einem Prozessablauf entspricht, in dem zuerst die p-Metallsilizidschicht (z. B. die Silizidschicht 490 oder 510) hergestellt wird. Die in 26 gezeigte Ausführungsform ist in vielem der in 18 gezeigten Ausführungsform ähnlich. Für das NFET-Bauelement 200A wird jedoch über den Source-/Drain-Bereichen 220 die Silizidschicht 740 (statt der Silizidschicht 360) hergestellt, und über der Silizidschicht 740 wird die Nitridschicht 790 (statt der Nitridschicht 390) hergestellt. Für das PFET-Bauelement 200B wird über den Source-/Drain-Bereichen 330 die Silizidschicht 670 (statt der Silizidschicht 490 oder 510) hergestellt, und über der Silizidschicht 670 wird die Nitridschicht 800 hergestellt. Die Einzelheiten der Herstellung der Schichten 740, 790, 670 und 800 sind vorstehend unter Bezugnahme auf die 11 bis 17 (d. h., den p-Silizid-zuerst-Prozessablauf) dargelegt worden.
  • Es ist klar, dass die alternativen Ausführungsformen, die vorstehend unter Bezugnahme auf die 19 bis 25 erörtert worden sind, auch für den Prozessablauf implementiert werden können, in dem die p-Metallsilizidschicht hergestellt wird, bevor die n-Metallsilizidschicht hergestellt wird. Mit anderen Worten, bei diesen alternativen p-Metallsilizid-zuerst-Ausführungsformen können die Tiefe und/oder der Bedeckungsgrad für die n- und/oder die p-Metallsilizidschichten unterschiedlich sein; die Source-/Drain-Bereiche von benachbarten Finnenstrukturen können miteinander verschmelzen oder auch nicht; die Silizidschichten können so hergestellt werden, dass sie die Source-/Drain-Bereiche umschließen; die Source-/Drain-Bereiche selbst können so hergestellt werden, dass sie unterschiedliche Formen oder Größen haben und sogar Nanodrahtstrukturen (die z. B. als GAA-Bauelemente implementiert sind) aufweisen können; und es kann nur einen oder mehrere leitfähige Kontakte für die Source-/Drain-Bereiche geben. Der Einfachheit halber werden diese alternativen Ausführungsformen nachstehend nicht näher erörtert.
  • Es ist außerdem klar, dass die Silizidschichten für das NFET-Bauelement 200A und die Silizidschichten für das PFET-Bauelement 200B jeweils selektiv mit Verfahren abgeschieden werden können, die vorstehend unter Bezugnahme auf die 2 bis 17 erörtert worden sind. Mit anderen Worten, als ein Teil des selektiven Abscheidungsprozesses wird keine Maske zum Bedecken der anderen Bereiche des Wafers benötigt, in denen die Silizidschicht (gleichgültig, ob für das NFET-Bauelement 200A oder das PFET-Bauelement 200B) nicht abgeschieden werden soll. Zum Beispiel zeigt 27 eine Ausführungsform, bei der die Silizidschicht 360 selektiv über den Source-/Drain-Bereichen 220 abgeschieden wird und die Silizidschicht 490 selektiv über den Source-/Drain-Bereichen 330 abgeschieden wird. Außerdem wird der leitfähige Kontakt 450 selektiv über der Nitridschicht 390 hergestellt, und der leitfähige Kontakt 460 wird selektiv über der Silizidschicht 490 hergestellt. Durch die selektive Herstellung der leitfähigen Kontakte 450 und 460 können sie unterschiedliche Materialzusammensetzungen haben. Zum Beispiel kann bei einigen Ausführungsformen der leitfähige Kontakt 450 so hergestellt werden, dass er Aluminium aufweist, während der leitfähige Kontakt 460 so hergestellt werden kann, dass er Ruthenium, Wolfram, Nickel, Kupfer oder Molybdän usw. aufweist.
  • 28 ist ein Ablaufdiagramm, das ein Verfahrens 1200 gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Das Verfahren 1200 weist einen Schritt 1210 auf, in dem eine erste dielektrische Schicht selektiv über einem Source-/Drain-Bereich einer ersten Art von Transistor, aber nicht über einem Source-/Drain-Bereich einer zweiten Art von Transistor hergestellt wird. Die erste Art von Transistor und die zweite Art von Transistor haben unterschiedliche Leitfähigkeitstypen. Zum Beispiel ist einer von ihnen ein NFET-Bauelement, und der andere ist ein PFET-Bauelement.
  • Das Verfahren 1200 umfasst weiterhin einen Schritt 1220, in dem eine erste Silizidschicht selektiv über dem Source-/Drain-Bereich der zweiten Art von Transistor, aber nicht über dem Source-/Drain-Bereich der ersten Art von Transistor hergestellt wird.
  • Das Verfahren 1200 umfasst weiterhin einen Schritt 1230, in dem die erste dielektrische Schicht entfernt wird.
  • Das Verfahren 1200 umfasst weiterhin einen Schritt 1240, in dem eine zweite Silizidschicht über dem Source-/Drain-Bereich der ersten Art von Transistor hergestellt wird.
  • Bei einigen Ausführungsformen ist die erste Art von Transistor ein PFET; die zweite Art von Transistor ist ein NFET; die erste Silizidschicht wird so hergestellt, dass sie eine erste Austrittsarbeit aufweist; und die zweite Silizidschicht wird so hergestellt, dass sie eine zweite Austrittsarbeit aufweist, die höher als die erste Austrittsarbeit ist.
  • Bei einigen Ausführungsformen ist die erste Art von Transistor ein NFET; die zweite Art von Transistor ist ein PFET; die erste Silizidschicht wird so hergestellt, dass sie eine erste Austrittsarbeit aufweist; und die zweite Silizidschicht wird so hergestellt, dass sie eine zweite Austrittsarbeit aufweist, die niedriger als die erste Austrittsarbeit ist.
  • Bei einigen Ausführungsformen wird die erste dielektrische Schicht durch Ätzen einer Aussparung in den Source-/Drain-Bereich der ersten Art von Transistor entfernt.
  • Bei einigen Ausführungsformen wird die zweite Silizidschicht durch direktes Abscheiden der zweiten Silizidschicht über dem Source-/Drain-Bereich der ersten Art von Transistor hergestellt. Bei diesen Ausführungsformen kann das Verfahren 1200 weiterhin einen Schritt des Herstellens eines ersten leitfähigen Kontakts über der ersten Silizidschicht und des Herstellens eines zweiten leitfähigen Kontakts über der zweiten Silizidschicht umfassen.
  • Es ist klar, dass weitere Schritte vor, während oder nach den Schritten 1210 bis 1240 des Verfahrens 1200 ausgeführt werden können. Zum Beispiel kann bei einigen Ausführungsformen das Verfahren 1200 einen Schritt des Herstellens einer zweiten dielektrischen Schicht über der ersten Silizidschicht umfassen. Bei diesen Ausführungsformen kann der Schritt 1210 das Abscheiden eines Oxidmaterials als die erste dielektrische Schicht umfassen, und der Schritt 1240 kann das Abscheiden eines Nitridmaterials als die zweite dielektrische Schicht umfassen. Bei Ausführungsformen, bei denen die erste Art von Transistor ein PFET ist und die zweite Art von Transistor ein NFET ist, wird die zweite dielektrische Schicht hergestellt, bevor die erste dielektrische Schicht entfernt wird, und sie wird für den NFET, aber nicht für den PFET hergestellt. Bei Ausführungsformen, bei denen die erste Art von Transistor ein NFET ist und die zweite Art von Transistor ein PFET ist, wird die zweite dielektrische Schicht hergestellt, nachdem die erste dielektrische Schicht entfernt worden ist, und sie wird für den NFET und für den PFET hergestellt. Als ein weiteres Beispiel kann bei einigen Ausführungsformen das Verfahren 1200 vor dem Durchführen des Schritts 1240 (zum Herstellen der zweiten Silizidschicht) einen Schritt des Herstellens eines ersten leitfähigen Kontakts über der ersten Silizidschicht und des Herstellens eines zweiten leitfähigen Kontakts über dem Source-/Drain-Bereich der ersten Art von Transistor umfassen. Die zweite Silizidschicht kann dadurch hergestellt werden, dass ein Temperprozess durchgeführt wird, um eine Reaktion zwischen dem zweiten leitfähigen Kontakt und dem Source-/Drain-Bereich der ersten Art von Transistor auszulösen, was dann die Herstellung der zweiten Silizidschicht erleichtert. Der Einfachheit halber werden weitere Schritte hier nicht näher erörtert.
  • Zusammenfassend kann gesagt werden, dass in der vorliegenden Erfindung ein maskenloser Herstellungsprozess zum selektiven und getrennten Herstellen von Silizidschichten für einen NFET und einen PFET durchgeführt wird. In einem n-Silizid-zuerst-Prozessablauf wird zunächst eine dielektrische Schicht über einem Source-/Drain-Bereich für den PFET hergestellt, um temporär zu vermeiden, dass Silizid für den PFET hergestellt wird, und dann wird das NFET-Silizid hergestellt. Die Silizidherstellung kann eine direkte Abscheidung umfassen. Nach der Herstellung des NFET-Silizids wird die dielektrische Schicht für den PFET entfernt, und dann wird das PFET-Silizid hergestellt. In einem p-Silizid-zuerst-Prozessablauf wird zunächst eine dielektrische Schicht über einem Source-/Drain-Bereich für den NFET hergestellt, um temporär zu vermeiden, dass Silizid für den NFET hergestellt wird, und dann wird das PFET-Silizid hergestellt. Die Silizidherstellung kann eine Metall-Abscheidung und einen anschließenden Temperprozess umfassen. Nach der Herstellung des PFET-Silizids wird die dielektrische Schicht für den NFET entfernt. Dann wird das NFET-Silizid hergestellt, was durch direkte Abscheidung erfolgen kann.
  • Aus den vorstehenden Darlegungen geht hervor, dass die vorliegende Erfindung Vorzüge gegenüber der herkömmlichen FinFET-Herstellung bietet. Es ist jedoch klar, dass andere Ausführungsformen weitere Vorzüge bieten können, hier nicht unbedingt alle Vorzüge dargelegt worden sind und kein spezieller Vorzug für alle Ausführungsformen erforderlich ist. Ein Vorzug ist, dass das NFET-Silizid und das PFET-Silizid unterschiedliche Materialzusammensetzungen und unterschiedliche Austrittsarbeiten haben; zum Beispiel kann das PFET-Silizid so hergestellt werden, dass es eine höhere Austrittsarbeit als das NFET-Silizid aufweist. Dadurch wird der spezifische Widerstand der leitfähigen Kontakte verringert, die über den Siliziden hergestellt werden. Ein weiterer Vorzug besteht darin, dass dadurch, dass die Herstellung von Doppelsiliziden (für den NFET und den PFET) keine zusätzlichen Masken erfordert, der Herstellungsprozessablauf vereinfacht wird und somit die Kosten sinken. Ein noch weiterer Vorzug besteht darin, dass in der vorliegenden Erfindung eine dielektrische Schicht (wie etwa die Nitridschicht 390) hergestellt wird, die als eine Sperrschicht zum Vermeiden oder Verringern der Diffusion von Materialien aus dem leitfähigen Kontakt in die darunter befindlichen Schichten (z. B. in das Silizid) dienen kann. Ein weiterer Vorzug ist die Kompatibilität mit bestehenden Herstellungsprozessen, sodass sich die vorliegende Erfindung leicht und bequem implementieren lässt.
  • Es ist klar, dass die vorliegende Erfindung nicht auf FinFET-Bauelemente beschränkt ist und auch für planare Bauelemente verwendet werden kann.
  • Ein Aspekt der vorliegenden Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung. Eine erste dielektrische Schicht wird selektiv so hergestellt, dass sie über einem Source-/Drain-Bereich einer ersten Art von Transistor, aber nicht über einem Source-/Drain-Bereich einer zweiten Art von Transistor entsteht. Die erste Art von Transistor und die zweite Art von Transistor haben unterschiedliche Leitfähigkeitstypen. Eine erste Silizidschicht wird selektiv so hergestellt, dass sie über dem Source-/Drain-Bereich der zweiten Art von Transistor, aber nicht über dem Source-/Drain-Bereich der ersten Art von Transistor entsteht. Die erste dielektrische Schicht wird entfernt. Eine zweite Silizidschicht wird über dem Source-/Drain-Bereich der ersten Art von Transistor hergestellt.
  • Ein weiterer Aspekt der vorliegenden Erfindung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist einen NFET und einen PFET auf. Der NFET weist Folgendes auf: einen ersten Source-/Drain-Bereich; eine erste Silizidschicht, die über dem ersten Source-/Drain-Bereich angeordnet ist, wobei die erste Silizidschicht eine erste Austrittsarbeit aufweist; und einen ersten leitfähigen Kontakt, der über der ersten Silizidschicht angeordnet ist. Der PFET weist Folgendes auf: einen zweiten Source-/Drain-Bereich; eine zweite Silizidschicht, die über dem zweiten Source-/Drain-Bereich angeordnet ist, wobei die zweite Silizidschicht eine zweite Austrittsarbeit aufweist; und einen zweiten leitfähigen Kontakt, der über der zweiten Silizidschicht angeordnet ist. Die erste Silizidschicht hat eine höhere Position als die zweite Silizidschicht.
  • Ein noch weiterer Aspekt der vorliegenden Erfindung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist einen NFET und einen PFET auf. Der NFET weist Folgendes auf: einen ersten Source-/Drain-Bereich; eine erste Silizidschicht, die über dem ersten Source-/Drain-Bereich angeordnet ist, wobei die erste Silizidschicht eine erste Austrittsarbeit aufweist; eine erste dielektrische Schicht, die über der ersten Silizidschicht angeordnet ist; und einen ersten leitfähigen Kontakt, der über der ersten dielektrischen Schicht angeordnet ist. Der PFET weist Folgendes auf: einen zweiten Source-/Drain-Bereich; eine zweite Silizidschicht, die über dem zweiten Source-/Drain-Bereich angeordnet ist, wobei die zweite Silizidschicht eine zweite Austrittsarbeit aufweist, die höher als die erste Austrittsarbeit ist; eine leitfähige Schicht, die über der zweiten Silizidschicht angeordnet ist; eine zweite dielektrische Schicht, die über der leitfähigen Schicht angeordnet ist; und einen zweiten leitfähigen Kontakt, der über der zweiten dielektrischen Schicht angeordnet ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/733185 [0001]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: selektives Herstellen einer ersten dielektrischen Schicht so, dass die erste dielektrische Schicht über einem Source-/Drain-Bereich einer ersten Art von Transistor, aber nicht über einem Source-/Drain-Bereich einer zweiten Art von Transistor hergestellt wird, wobei die erste Art von Transistor und die zweite Art von Transistor unterschiedliche Leitfähigkeitstypen haben; selektives Herstellen einer ersten Silizidschicht so, dass die erste Silizidschicht über dem Source-/Drain-Bereich der zweiten Art von Transistor, aber nicht über dem Source-/Drain-Bereich der ersten Art von Transistor hergestellt wird; Entfernen der ersten dielektrischen Schicht; und Herstellen einer zweiten Silizidschicht über dem Source-/Drain-Bereich der ersten Art von Transistor.
  2. Verfahren nach Anspruch 1, das weiterhin ein Herstellen einer zweiten dielektrischen Schicht über der ersten Silizidschicht umfasst.
  3. Verfahren nach Anspruch 2, wobei das selektive Herstellen der ersten dielektrischen Schicht ein Abscheiden eines Oxidmaterials als die erste dielektrische Schicht umfasst, und das Herstellen der zweiten Silizidschicht ein Abscheiden eines Nitridmaterials als die zweite dielektrische Schicht umfasst.
  4. Verfahren nach Anspruch 2 oder 3, wobei die erste Art von Transistor ein PFET (p-Feldeffekttransistor) ist, die zweite Art von Transistor ein NFET (n-Feldeffekttransistor) ist, und die zweite dielektrische Schicht vor dem Entfernen der ersten dielektrischen Schicht hergestellt wird und für den NFET, aber nicht für den PFET hergestellt wird.
  5. Verfahren nach Anspruch 2 oder 3, wobei die erste Art von Transistor ein NFET ist, die zweite Art von Transistor ein PFET ist, und die zweite dielektrische Schicht nach dem Entfernen der ersten dielektrischen Schicht hergestellt wird und für den NFET und den PFET hergestellt wird.
  6. Verfahren nach Anspruch 1, wobei die erste Art von Transistor ein PFET ist, die zweite Art von Transistor ein NFET ist, das selektive Herstellen der ersten Silizidschicht ein Herstellen der ersten Silizidschicht mit einer ersten Austrittsarbeit umfasst, und das Herstellen der zweiten Silizidschicht ein Herstellen der zweiten Silizidschicht mit einer zweiten Austrittsarbeit umfasst, die höher als die erste Austrittsarbeit ist.
  7. Verfahren nach Anspruch 1, wobei die erste Art von Transistor ein NFET ist, die zweite Art von Transistor ein PFET ist, das selektive Herstellen der ersten Silizidschicht ein Herstellen der ersten Silizidschicht mit einer ersten Austrittsarbeit umfasst, und das Herstellen der zweiten Silizidschicht ein Herstellen der zweiten Silizidschicht mit einer zweiten Austrittsarbeit umfasst, die niedriger als die erste Austrittsarbeit ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen der ersten dielektrischen Schicht ein Ätzen einer Aussparung in den Source-/Drain-Bereich der ersten Art von Transistor umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der zweiten Silizidschicht ein direktes Abscheiden der zweiten Silizidschicht über dem Source-/Drain-Bereich der ersten Art von Transistor umfasst, und das Verfahren weiterhin ein Herstellen eines ersten leitfähigen Kontakts über der ersten Silizidschicht und ein Herstellen eines zweiten leitfähigen Kontakts über der zweiten Silizidschicht umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: vor dem Herstellen der zweiten Silizidschicht Herstellen eines ersten leitfähigen Kontakts über der ersten Silizidschicht und Herstellen eines zweiten leitfähigen Kontakts über dem Source-/Drain-Bereich der ersten Art von Transistor, wobei das Herstellen der zweiten Silizidschicht ein Durchführen eines Temperprozesses umfasst, um eine Reaktion zwischen dem zweiten leitfähigen Kontakt und dem Source-/Drain-Bereich der ersten Art von Transistor auszulösen, sodass die zweite Silizidschicht entsteht.
  11. Halbleitervorrichtung mit: einem NFET (n-Feldeffekttransistor), der Folgendes aufweist: einen ersten Source-/Drain-Bereich, eine erste Silizidschicht, die über dem ersten Source-/Drain-Bereich angeordnet ist, wobei die erste Silizidschicht eine erste Austrittsarbeit aufweist, und einen ersten leitfähigen Kontakt, der über der ersten Silizidschicht angeordnet ist; und einem PFET (p-Feldeffekttransistor), der Folgendes aufweist: einen zweiten Source-/Drain-Bereich, eine zweite Silizidschicht, die über dem zweiten Source-/Drain-Bereich angeordnet ist, wobei die zweite Silizidschicht eine zweite Austrittsarbeit aufweist, die höher als die erste Austrittsarbeit ist, und einen zweiten leitfähigen Kontakt, der über der zweiten Silizidschicht angeordnet ist, wobei die erste Silizidschicht eine höhere Position als die zweite Silizidschicht hat.
  12. Halbleitervorrichtung nach Anspruch 11, wobei eine Unterseite der ersten Silizidschicht vertikal eine höhere Position als eine Oberseite der zweiten Silizidschicht hat.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei die zweite Silizidschicht in den zweiten Source-/Drain-Bereich hinein ausgespart ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, wobei der NFET weiterhin eine dielektrische Schicht aufweist, die zwischen der ersten Silizidschicht und dem ersten leitfähigen Kontakt angeordnet ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, wobei der NFET weiterhin eine Epi-Schicht (epitaxial aufgewachsene Schicht) aufweist, die zwischen dem ersten Source-/Drain-Bereich und der ersten Silizidschicht angeordnet ist.
  16. Halbleitervorrichtung mit: einem NFET (n-Feldeffekttransistor), der Folgendes aufweist: einen ersten Source-/Drain-Bereich, eine erste Silizidschicht, die über dem ersten Source-/Drain-Bereich angeordnet ist, wobei die erste Silizidschicht eine erste Austrittsarbeit aufweist, eine erste dielektrische Schicht, die über der ersten Silizidschicht angeordnet ist, und einen ersten leitfähigen Kontakt, der über der ersten dielektrischen Schicht angeordnet ist; und einem PFET (p-Feldeffekttransistor), der Folgendes aufweist: einen zweiten Source-/Drain-Bereich, eine zweite Silizidschicht, die über dem zweiten Source-/Drain-Bereich angeordnet ist, wobei die zweite Silizidschicht eine zweite Austrittsarbeit aufweist, die höher als die erste Austrittsarbeit ist, eine leitfähige Schicht, die über der zweiten Silizidschicht angeordnet ist, eine zweite dielektrische Schicht, die über der leitfähigen Schicht angeordnet ist, und einen zweiten leitfähigen Kontakt, der über der zweiten dielektrischen Schicht angeordnet ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die leitfähige Schicht eine Metallschicht und eine Metallsilizidschicht umfasst.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei die erste Silizidschicht in direktem Kontakt mit der ersten dielektrischen Schicht ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei eine Unterseite des zweiten leitfähigen Kontakts vertikal eine höhere Position als eine Unterseite des ersten leitfähigen Kontakts hat.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, wobei die erste Silizidschicht und die zweite Silizidschicht unterschiedliche geometrische Profile aufweisen.
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