TWI745741B - 半導體裝置及其製造方法 - Google Patents

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莫如娜 阿比里杰斯 柯德博
奧野泰利
蔡邦彥
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台灣積體電路製造股份有限公司
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Abstract

選擇性形成第一介電層，使得第一介電層形成於第一型電晶體的源極/汲極上，而不形成於第二型電晶體的源極/汲極上。第一型和第二型電晶體具有不同的導電型態。選擇性形成第一矽化物層，使得第一矽化物層形成於第二型電晶體的源極/汲極上，而不形成於第一型電晶體的源極/汲極上。去除第一介電層。第二矽化物層形成於第一型電晶體的源極/汲極上。

Description

半導體裝置及其製造方法
本發明實施例係關於半導體技術，且特別關於一種使用無遮罩製造製程流程形成選擇性雙重矽化物。
半導體工業已經進展到奈米技術製程節點，以追求更高的裝置密度、更高的性能和更低的成本。隨著這種進展，製造和設計問題的挑戰導致三維設計的發展，例如，鰭式場效應電晶體(Fin-like field effect transistor，FinFET)裝置。製造典型的鰭式場效應電晶體(FinFET)裝置具有從基底延伸的薄「鰭」 (或鰭式結構)。鰭片通常包括矽並形成電晶體裝置的主體。電晶體的通道形成在這個垂直鰭片中。提供閘極於鰭片上(例如，包繞(wrapping around))。這種類型的閘極允許通道更好地控制。FinFET裝置的其他優點包括減少短通道效應和更高的電流。
然而，傳統的FinFET裝置仍可能具有某些缺點。例如，FinFET裝置使用矽化物來為接觸件提供降低的電阻率。一些傳統的FinFET裝置對n型場效電晶體(n-type field effect transistor，NFET)和p型場效電晶體(p-type field effect transistor，PFET)使用相同的矽化物材料，這不會優化裝置性能。其他傳統的FinFET裝置採用額外的遮罩和相關的附加製造步驟，以形成用於NFET和PFET的不同矽化物材料。使用額外的遮罩並且進行額外的製造步驟在FinFET製造中引入了額外的複雜性和成本，這也是不合期望的。
因此，儘管現有的FinFET裝置已經大致足夠用於它們預期的目的，但它們在並非在每個方面都完全令人滿意。
本發明實施例提供了一種製造半導體裝置的方法，包括：選擇性形成第一介電層，使得該第一介電層形成於第一型電晶體的源極/汲極上，但不形成於第二型電晶體的一源極/汲極上，其中第一型電晶體和第二型電晶體具有不同的導電型態；選擇性形成一第一矽化物層，使得第一矽化物層形成於第二型電晶體的源極/汲極上，但不形成於第一型電晶體的源極/汲極上；去除第一介電層；以及形成第二矽化物層於第一型電晶體的源極/汲極上。
本發明實施例提供了一種半導體裝置，包括：n型場效電晶體，包括：第一源極/汲極區域；第一矽化物層，設置於第一源極/汲極區域上，第一矽化物層具有第一功函數；以及第一導電接觸件，設置於第一矽化物層上；以及p型場效電晶體，包括：第二源極/汲極區域；第二矽化物層，設置於第二源極/汲極區域上，第二矽化物層具有大於第一功函數的第二功函數；以及第二導電接觸件，設置於第二矽化物層上；其中第一矽化物層具有比第二矽化物層更高的位置(elevated position)。
本發明實施例提供一種半導體裝置，包括：n型場效電晶體，包括：第一源極/汲極區域；第一矽化物層，設置於第一源極/汲極區域上，第一矽化物層具有第一功函數；第一介電層，設置於第一矽化物層上；以及第一導電接觸件，設置於第一介電層上；以及p型場效電晶體，包括：第二源極/汲極區域；第二矽化物層，設置於第二源極/汲極區域上，第二矽化物層具有大於第一功函數的一第二功函數；一導電層，設置於第二矽化物層上；第二介電層，設置於導電層上；以及第二導電接觸件，設置於第二介電層上。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
此外，當用「約」，「近似」等描述數字或數字範圍時，該用語旨在包括在合理範圍內的數字，包括所描述的數字，例如所述數量的+/-10％或本領域技術人員理解的其他值。例如，術語「約5nm」包括4.5nm至5.5nm的尺寸範圍。
本發明實施例關於但不限於無遮罩製程流程，以分別形成NFET矽化物和PFET矽化物。本發明實施例製程可應用於包含FinFET裝置的半導體裝置。在這方面，FinFET裝置是類似鰭片的(fin-like)場效應電晶體裝置，其在半導體工業中越來越受歡迎。FinFET裝置可以是互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)裝置，包含P型金屬氧化物半導體(P-type metal-oxide-semiconductor，PMOS)FinFET裝置和N型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)FinFET裝置。以下揭露可以使用一個或多個FinFET示例來說明本發明實施例的各種實施例，但是應當理解的是，除非請求項中具體要求之外，本申請並不限於FinFET裝置。
參照第1圖，其顯示了示例FinFET裝置10的透視圖。FinFET裝置結構10包含n型FinFET裝置結構(NMOS)15和p型FinFET裝置結構(PMOS)25。FinFET裝置結構10包含基底102。基底102可以由矽或其他半導體材料製成。替代地或額外地，基底102可以包含其他元素半導體材料，例如鍺。在一些實施例中，基底102由化合物半導體製成，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底102由合金半導體製成，例如矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，基底102包含磊晶層。例如，基底102可以包含在塊狀(bulk)半導體上的磊晶層。
FinFET裝置結構10還包含一個或多個鰭片結構104(例如，Si鰭片)，其在Z方向上從基底102延伸並且在Y方向上被間隔物105圍繞。鰭片結構104在X方向上伸長(elongate)，並且可以可選地包含鍺(Ge)。可以藉由使用如微影和蝕刻製程的適合的製程來形成鰭片結構104。在一些實施例中，使用乾蝕刻或電漿製程從基底102蝕刻鰭片結構104。在一些其他實施例中，鰭片結構104可以藉由雙重圖案化微影(double-patterning lithography，DPL)製程形成。雙重圖案化微影(DPL)是藉由將圖案分割為兩個交錯的(interleaved)圖案而在基板上建構圖案的方法。雙重圖案化微影(DPL)允許增加部件(例如，鰭片)的密度。鰭片結構104還包含磊晶生長材料12，其可以(與鰭片結構104的部分一起)作為FinFET裝置結構10的源極/汲極。
形成諸如淺溝槽隔離(shallow trench isolation，STI)結構的隔離結構108，以圍繞鰭片結構104。在一些實施例中，鰭片結構104的下部被隔離結構108圍繞，並且鰭片結構104的上部從隔離結構108突出，如第1圖所示。換句話說，鰭片結構104的一部分嵌入隔離結構108中。隔離結構108防止電干擾或串擾。
FinFET裝置結構10更包含閘極堆疊結構，前述閘極堆疊結構包含閘極電極110和閘極電極110下方的閘極介電層(未顯示)。閘極電極110可以包含多晶矽或金屬。金屬包含氮化鉭(TaN)、鎳矽(NiSi)、鈷矽(CoSi)、鉬(Mo)、銅(Cu)、鎢(W)、鋁(Al)、鈷(Co)、鋯(Zr)、鉑(Pt)或其他可適用的材料。可以在閘極後製製程(或閘極取代製程)中形成閘極電極110。可以使用硬罩幕層112和114來定義閘極電極110。也可以在閘極電極110的側壁上和硬罩幕層112和114上形成介電層115。
閘極介電層(未顯示)可以包含介電材料，例如氧化矽、氮化矽、氮氧化矽、具有高介電常數(高k)的介電材料、或其組合。高k介電材料的示例包含氧化鉿、氧化鋯、氧化鋁、二氧化鉿、 氧化鋁合金、氧化鉿矽、氧氮化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯等、或其組合。
在一些實施例中，閘極堆疊結構包含另外的膜層，例如界面層、覆蓋層、擴散/阻障層或其他可適用的膜層。在一些實施例中，閘極堆疊結構形成在鰭片結構104的中心部分上。在一些其他實施例中，多個閘極堆疊結構形成在鰭片結構104上。在一些其他實施例中，閘極堆疊結構包含虛設閘極堆疊，且前述虛設閘極堆疊在執行高熱預算製程之後，被金屬閘極取代。
藉由沉積製程、微影製程和蝕刻製程形成閘極堆疊結構。沉積製程包含化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)，原子層沉積(atomic layer deposition，ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、有機金屬CVD(metal organic CVD，MOCVD)、遠程電漿CVD(remote plasma CVD，RPCVD)、電漿輔助CVD(plasma enhanced CVD，PECVD)、電鍍、其他適合的方法及/或其組合。微影製程包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、後曝光烘焙、顯影光阻、清洗、乾燥(例如，硬烘烤)。蝕刻製程包含乾蝕刻製程或濕蝕刻製程。或者，微影製程由其他適合的方法實行或代替，例如無遮罩微影、電子束寫入(electron-beam writing)和離子束寫入(ion-beam writing)。
FinFET裝置提供優於傳統金屬氧化物半導體場效應電晶體(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)裝置(也稱為平面電晶體裝置)的多個優點。這些優點可以包含更好的晶片面積效率，改善的載子遷移率(carrier mobility)，以及與平面裝置的製造製程相容的製造製程。因此，可以期望使用用於一部分或整個積體電路(integrated circuit，IC)晶片的FinFET裝置來設計積體電路(IC)晶片。
然而，傳統的FinFET的製造可能仍然具有缺點。例如，金屬矽化物可以用於FinFET裝置，以降低接觸件的電阻率，如源極/汲極接觸件。為了優化接觸件的電阻率的降低，會期望PFET裝置具有比NFET更高的功函數金屬矽化物。然而，某些類型的傳統FinFET裝置在NFET和PFET使用相同類型的金屬矽化物材料，這可能導致高寄生電阻，因此是不合期望的。其他類型的傳統FinFET裝置可以形成用於PFET和NFET不同類型的金屬矽化物。不幸的是，這些類型的傳統FinFET裝置的製造需要使用多個微影遮罩和額外的微影製程，來實現用於PFET和NFET不同類型的金屬矽化物。因此，製造更複雜且成本更高，這也是不合期望的。
為了克服上述的問題，本發明實施例利用新穎的製造製程流程來選擇性形成用於PFET和NFET的不同類型的金屬矽化物，而不需要額外的微影遮罩和伴隨的額外微影步驟。有利地，本發明實施例的製造製程可以實現用於PFET的一種類型的金屬矽化物，以及用於NFET的另一種類型的金屬矽化物(稱為雙重(dual)矽化物)。例如，在PFET和NFET的源極/汲極上選擇性地生長不同類型的金屬矽化物材料。用於PFET的金屬矽化物具有比用於NFET的金屬矽化物更大的功函數。這有助於優化接觸件的電阻率的降低。
下面參照第2-28圖更詳細地討論本發明實施例的各種面向。第2-27圖係根據本發明實施例，繪示在各種製造階段的FinFET裝置的局部剖面側視圖，及第28圖係根據本發明實施例，繪示製造半導體裝置的方法的流程圖。
現在參照第2圖，其繪示了半導體裝置200A和半導體裝置200B的剖面側視圖。第2圖的剖面側視圖是在由第1圖的X方向(水平方向)和Z方向(垂直方向)定義的平面截取的。因此，剖面側視圖也可以是稱為X切割視圖。例如，可以沿著X方向的一個鰭片結構104截取出剖面圖。
半導體裝置200A包含n型電晶體，並且在下文中亦可稱為NFET裝置200A。半導體裝置200B包含p型電晶體，並且在下文中亦可稱為PFET裝置200B。NFET裝置200A和PFET裝置200B是所示實施例中的FinFET電晶體，但應理解的是，它們可以是非FinFET電晶體，例如在其他實施例中的平面電晶體。
NFET裝置200A和PFET裝置200B各自包含基底210。基底210可以作為第1圖所討論的基底102的一種實施例。在一些實施例中，基底210可以包含第1圖的鰭式結構104的一部分。在一些實施例中，用於NFET裝置200A的基底210包含半導體材料，包含但不限於晶體矽(Si)、磷化矽(SiP)、碳化矽(SiC)、碳化矽磷(SiPC)、或III-V族材料，如磷化銦(InP)、砷化鎵(GaAs)、砷化鋁(AlAs)、砷化銦(InAs)、砷化鋁銦(InAlAs)或砷化鎵銦 (InGaAs)。在一些實施例中，用於PFET裝置200B的基底210包含半導體材料，包含但不限於Si、矽鍺(SiGe)、矽鍺硼(SiGeB)、鍺或III-V族材料，例如銻化銦(InSb)、銻化鎵(GaSb)，銻化銦鎵(InGaSb)。
可以執行離子佈植製程，以將多個摻質離子佈植到基底210。摻質離子可以包含用於NFET裝置200A的n型材料，例如砷(As)或磷(P)，或者，摻質離子可以包含用於PFET裝置200B的p型材料，例如硼(B)。在執行佈植製程之後，基底210中的摻雜濃度水平可以在約1×1017 離子/cm3 至約5×1019 離子/cm3 的範圍內。
NFET裝置200A包含源極/汲極區域220，以及PFET裝置200B包含源極/汲極區域230。源極/汲極區域220和230可以包含第1圖的磊晶生長材料12。源極/汲極區域220和230具有不同的材料成分或摻質。在一些實施例中，NFET裝置200A的源極/汲極區220可以包含磷化矽(SiP)，且PFET裝置200B的源極/汲極區230可以包含摻雜硼的矽鍺(SiGeB)。在其他實施例中，源極/汲極區域220和230可以分別包含上面討論的NFET裝置200A和PFET裝置200B的基底210的各種材料。
NFET裝置200A和PFET裝置200B各自包含設置在基底210上的閘極結構250，例如在基底210的通道區域上。閘極結構250各自包含閘極介電質和形成在閘極介電質上的閘極電極。在一些實施例中，閘極介電質包含氧化矽，且閘極電極包含多晶矽。在其他實施例中，閘極取代製程也可用於形成高k金屬閘極作為結構250。在那些實施例中，閘極介電質包含高k介電材料，且閘極電極包含金屬材料。高k介電材料是介電常數大於SiO2 的介電常數的材料，其大約為4。例如，高k介電材料可包含具有介電常數的氧化鉿(HfO2 )，其介電常數在約18至約40的範圍內。替代地，高k材料可包含ZrO、Y2 O3 、La2 O5 、Gd2 O5 、TiO2 、Ta2 O5 、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO，HfTaO、SrTiO的其中一種或其組合。
閘極電極的金屬材料可包含功函數金屬元件和填充金屬元件。功函數金屬元件調整各自的電晶體裝置(例如，NFET裝置200A或PFET裝置200B)的功函數，以便實現期望的臨界電壓(threshold voltage)Vt。金屬閘極電極的填充金屬元件用作閘極電極的主要導電部分。填充金屬元件可包含鎢、鋁、銅或其組合。為簡單起見，閘極結構250的閘極介電質、功函數金屬元件和填充金屬元件在本文的附圖中未單獨繪出。
在上述閘極取代製程中，可以在高k介電質上形成虛設閘極電極(例如，由多晶矽製成)。在形成源極/汲極區域220和230之後，可以去除虛設閘極電極並用金屬閘極電極取代，如上面所討論的。這被稱為閘極後製製程流程。在一些實施例中，閘極取代製程也可以採用高k後製製程流程，其中形成虛設氧化物介電質代替高k介電質。在虛設氧化物閘極介電質上形成虛設多晶矽閘極電極。在形成源極/汲極區域220和230之後，虛設氧化物閘極介電質與虛設多晶矽閘極電極一起被去除。然後可以形成高k閘極介電質和金屬閘極電極以取代去除的虛設閘極介電質和虛設閘極電極。
NFET裝置200A和PFET裝置200B各自包含設置在閘極結構250的側壁上的閘極間隔物260。閘極間隔物260可以包含介電材料，例如氧化矽、氮化矽、氮氧化矽、或在各種實施例中的低k介電材料。在閘極結構250上和閘極間隔物260上形成層間 (或間層(inter-level))介電(inter-layer dielectric，ILD)層280。可以藉由化學氣相沉積(CVD)、高密度電漿CVD、旋轉塗佈、濺射(sputter)或其他適合的方法形成ILD層280。在一些實施例中，ILD層280包含氧化矽。在其他實施例中，ILD層280可以包含碳氧化矽、氧化鋯、氧化鉿、低k材料或高k材料。
執行選擇性介電材料形成製程300，以在PFET裝置200B的源極/汲極區域230上選擇性形成介電層310，但不在NFET裝置200A的源極/汲極區域220上形成。在一些實施例中，選擇性介電材料形成製程300包含氧化源極/汲極區域230的半導電材料，但不氧化源極/汲極區域220的半導電材料的製程。例如，在源極/汲極區域220包含SiP，但是源極/汲極區域230包含硼摻雜的SiGe的實施例中，由於磷和鍺的性質不同，可以配置選擇性介電材料形成製程300的製程參數(例如，壓力、溫度、氣體流速等)，使得鍺含量被氧化，而磷含量不被氧化。因此，介電層310可以形成在源極/汲極區域230上，但不形成在源極/汲極區域220上。
在其他實施例中，選擇性介電材料形成製程300可以包含介電層310的直接沉積。例如，使用如CVD或ALD的沉積製程，將介電層310直接沉積在源極/汲極區域230上，但不在源極/汲極區域220上。例如，這種選擇性沉積可以藉由配置沉積製程，使得對SiGe具有比對SiP更高的選擇性來實現。
無論用於形成介電層310的實施例為何，選擇性介電材料形成製程300都不需要微影遮罩來實現介電層310的選擇性形成，這簡化了製造。在一些實施例中，形成介電層310以具有氧化物材料成分，例如氧化矽鍺(SiGeOx )或其他適合的金屬氧化物。在其他實施例中，可以形成介電層310以具有氮化物材料成分。從下面的討論中將變得更加明顯，介電層310的一個作用是當形成用於NFET裝置200A的金屬矽化物時，它防止形成用於PFET裝置200B的金屬矽化物。
現在參照第3圖，執行選擇性磊晶製程320，以在NFET裝置200A的源極/汲極區域220上生長磊晶層330，但不在PFET裝置200B的源極/汲極區230上生長。只在源極/汲極區域220上選擇性形成磊晶層330的原因是，介電層310(形成在源極/汲極區域230上)防止磊晶生長。因此，沒有形成用於PFET裝置200B的磊晶層。在一些實施例中，磊晶層330包含SiP。應理解的是，選擇性磊晶製程320的執行是可選的。換句話說，它可以在一些實施例中執行，但是可以不在其他實施例中執行。
現在參照第4圖，執行選擇性矽化物形成製程350，以形成用於NFET裝置200A但不用於PFET裝置200B的矽化物層360。在可選地形成用於NFET裝置200A的磊晶層330的實施例中，在磊晶層330上形成矽化物層360。在未形成磊晶層330的實施例中，矽化物層360形成在源極/汲極區域220上。
至少有兩種形成矽化物層360的方式。根據一個實施例，可以藉由在磊晶層330(如果已經任選地形成)上沉積金屬材料(例如，Ti、Al、Hf、La等) 或在源極/汲極區域220上(如果沒有形成磊晶層)來形成矽化物層360。在一些實施例中，使用TiCl4 /H2 ，在熱CVD製程或PECVD製程中可以將Ti選擇性沉積在Si上。在這些製程中，製程溫度可以在約300°C和約500°C之間的範圍內，製程壓力可以在約5mTorr和約5Torr之間的範圍內，並且流速可以在範圍約1標準立方公分每分鐘(standard cubic centimeters per minute，sccm)至約1000sccm之間。類似的沉積製程也可用於沉積Hf基、Al基或La基的金屬。此外，電鍍(electroplating，ECP)或無電沉積(electroless deposition，ELD)也可用於SiP相較於SiGeB上的選擇性沉積。此後，執行退火製程以使磊晶層330的材料與沉積的金屬(或源極/汲極區域220和沈積的金屬之間)反應，藉以形成矽化物層360。
根據另一實施例，矽化物層360可以直接沉積在磊晶層330上(或如果沒有形成磊晶層330，則在源極/汲極區域220上)。這可以藉由使用包含金屬(例如，Ti)的第一前驅物和包含Si(矽烷)的第二前驅物執行CVD製程(或其他適合的沉積製程)來實現。在一些實施例中，可以使用TiCl4 /SiH4 ，在熱CVD製程或PECVD製程中將TiSix 選擇性沉積在Si上。在這些製程中，製程溫度可以在約300°C和約600°C之間的範圍內，製程壓力可以在約5mTorr和約5Torr之間的範圍內，並且流速可以在範圍在約1標準立方公分每分鐘(sccm)至約1000sccm之間。在一些其他實施例中，使用TiCl4 /H2 ，在熱CVD製程或PECVD製程中可以將TiSix 選擇性沉積在Si上。在這些製程中，製程溫度可以在約300°C和約500°C之間的範圍內，製程壓力可以在約5mTorr和約5Torr之間的範圍內，並且流速可以在範圍在約1標準立方公分每分鐘(sccm)至約1000sccm之間。類似的沉積製程也可用於沉積於Hf基、Al基或La基的金屬。此外，與SiGeB相比，電鍍(ECP)或無電沉積(ELD)也可用於在SiP上的選擇性沉積。也可以可選地執行退火製程，例如以改變沉積的矽化物層360的相位(phase)。
無論用於形成矽化物層360的方法為何，應理解的是，介電層310的存在防止了用於PFET裝置200B的矽化物材料的形成，藉以允許選擇性形成僅用於NFET裝置200A的矽化物層360。矽化物層360的材料成分也與較低的功函數相關(例如，相較於用於PFET裝置200B的矽化物的功函數，如後文所述)。在各種實施例中，矽化物層360可包含矽化鈦(TiSix )、矽化鋁(AlSix )、矽化鉿(HfSix )、矽化鋰(LiSix )、矽化鉺(ErSix )、矽化鐿(YbSix )、矽化釔(YSix )、矽化鑭(LaSix )或其組合。在一些實施例中，矽化物層360可以具有小於約4電子伏特(electron volts，eV)的功函數，例如，在約2eV和約4eV之間的範圍內。
現在參照第5圖，執行選擇性氮化製程380，以形成用於NFET裝置200A但不用於PFET裝置200B的氮化物層390。在一些實施例中，氮化物層390包含氮化金屬矽化物，例如氮化矽化鈦(nitride titanium silicide)(TiSiN)(也稱為矽化鈦氮化物(titanium silicide nitride))。在一些實施例中，選擇性氮化製程380可以包含電漿製程。例如，包含NFET裝置200A和PFET裝置200B的晶圓可以放置在充滿氮電漿的腔室中。氮電漿使NFET裝置200A的矽化物層360的一部分氮化，但基本上不使PFET裝置200B的介電層310氮化，例如因為介電層310的氧化物材料成分。倘若在介電層310上形成少量的氮化物材料，它也不會干擾介電層310的預期操作或功能，因為無論如何介電層310(以及在其上形成的任何氮化物材料)將在稍後的製程被去除。在任何情況下，形成用於NFET裝置200A的氮化物層390，可以作為阻障層，以防止或減少材料從導電接觸件(將形成在氮化物層390上)擴散到下面的膜層中(例如，進入到矽化物層360)。
現在參照第6圖，執行選擇性介電材料去除製程400，以選擇性地去除用於PFET裝置200B的介電層310。執行選擇性介電材料去除製程400，使得去除介電層310而不會對NFET裝置200A或PFET裝置200B的其他膜層造成實質性損壞。在一些實施例中，選擇性介電材料去除製程400包含一個或多個蝕刻製程，其在介電層310的材料和其他類型的材料之間具有蝕刻選擇性。例如，在介電層310包含氧化物的實施例中，蝕刻製程可以在氧化物和其他材料之間具有蝕刻選擇性，使得氧化物以比其他材料更高的速率被蝕刻掉(例如，快超過五倍或超過十倍)。以這種方式，可以蝕刻掉介電層310，而基本上不影響NFET裝置200A或PFET裝置200B的其他元件。
在一些實施例中，選擇性介電材料去除製程400可以使PFET裝置200B形成凹槽410。凹槽410形成在源極/汲極區域230內，例如因為介電層310的蝕刻。在一些實施例中，凹槽410的深度可以在約0.5奈米(nm)和約3奈米(nm)之間。這個凹槽410(以及隨後藉由導電材料填充其中)是本發明實施例的獨特的物理特性之一。這是因為凹槽410是因為介電層310的蝕刻而形成的，其不是在傳統製程中形成的。換句話說，根據傳統製程所製造的裝置在PFET裝置200B中不具有凹槽410，因為傳統製程不形成介電層310，因此不需要去除介電層310。凹槽410提供的一個好處是接觸表面面積較大，有助於降低電阻率。
現在參照第7圖，執行接觸件形成製程420，以形成用於NFET裝置200A的導電接觸件450和用於PFET裝置200B的導電接觸460。在各種實施例中，導電接觸件450和460的導電材料可包含鎳(Ni)、釕(Ru)、鎢(W)、鈷(Co)、鉬(Mo)或其組合。在各種實施例中，接觸件形成製程420可包含金屬沉積製程，例如CVD製程。在一些實施例中，使用約50°C至約500°C的製程溫度，氬氣或氮氣的載氣(carrier gas)以及約10標準立方公分每分鐘(sccm)至約500sccm的流速執行CVD製程。在其他實施例中，金屬沉積製程可以包含ALD、電鍍(ECP)、無電沉積(ELD)或回流製程。
在一些實施例中，金屬沉積是選擇性的，使得其沉積在源極/汲極區域230和氮化物層390上，但不沉積在ILD280上。這有助於溝槽填充性能，以及避免需要執行如化學機械研磨(chemical mechanical polishing ，CMP)製程的研磨製程，以去除沉積在ILD280上的金屬材料。可以藉由配置製程參數來實現選擇性沉積。例如，如果Ru用作導電接觸件的金屬材料，則Ru(hfac)2 (CO)2 可用於沉積，這允許Ru選擇性沉積在源極/汲極區域230上和氮化物層390上而不在ILD280上。替代地，Ru可以在金屬材料及/或矽上生長作為Ru膜，但不在氧化物上生長。這可以藉由使用己二烯基的Ru前驅物和O2 來完成，其可以在約100°C和約200°C之間的溫度下完成。作為另一個示例，如果W用於導電接觸件450和460的金屬材料，則可以使用如WF6 /H2 或WF6 /H2 /SiH4 的製程氣體來選擇性沉積。溫度可以在約250°C和約500°C之間的範圍內，並且壓力可以在約5mTorr至約5Torr之間的範圍內，並且流速可以在約1標準立方公分每分鐘(sccm)至約1000sccm之間的範圍內。作為另一示例，如果Co用於導電接觸件450和460的金屬材料，則Co(tBuDAD)2 可用於沉積。
然而，在其他實施例中，接觸件形成製程420可以不是選擇性的，因此ILD280可以具有沉積在其上的金屬材料，其可以藉由稍後執行的CMP製程去除。
無論接觸件形成製程420是否是選擇性的，可以看出形成導電接觸件460以填充源極/汲極區域230中的凹槽410。因此，PFET裝置200B的導電接觸件460具有到源極/汲極區域230中的突出(protrusion)。如上所述，這個突出是本發明實施例的獨特的物理特性之一。與傳統裝置相比，導電接觸件460也具有與源極/汲極區域230更大的表面接觸面積，這有助於降低電阻率。
形成導電接觸件450和460以具有低電阻率和高功函數的導電材料(例如，金屬材料)。在一些實施例中，導電接觸件450和460的導電材料的功函數可以大於約4eV，例如大於約4.25eV。
導電材料的高功函數性質確保用於PFET裝置200B的隨後形成的金屬矽化物，將具有比用於NFET裝置200A的矽化物層360更高的功函數，前述用於NFET裝置200A的矽化物層360已經形成並具有較低的功函數。如上所述，由於導電接觸件450形成在氮化物層390上，而不是直接形成在矽化物層360上，本發明實施例減輕了高功函數材料從導電接觸件450擴散到矽化物層360中的擔憂。
現在參照第8圖，執行矽化物形成製程480以形成用於PFET裝置200B的矽化物層490。在一些實施例中，矽化物形成製程480包括熱製程，例如退火製程，其中導電接觸件460的導電材料與下面的半導體材料(例如，源極/汲極區域230)反應以形成矽化物層。得到的矽化物層490可以包含矽化鎢(WSix )、矽化鉬(MoSix )、矽化釕(RuSix )、矽化鎳(NiSix )或矽化鈷(CoSix )。由於它們各自的材料成分的不同，用於PFET裝置200B的矽化物層490具有比用於NFET裝置200A的矽化物層360更高的功函數。如上所述，這有助於優化裝置性能，例如關於接觸電阻率的降低。
在一些替代實施例中，用於PFET裝置200B的矽化物可以藉由直接沉積製程形成。例如，現在參見第9圖，執行矽化物沉積製程500，以在PFET裝置200B的源極/汲極區域230上的凹槽410中沉積矽化物層510。在一些實施例中，直接沉積可以包含使用包含金屬(例如，W、Co、Ni、Ru或Mo)的第一前驅物和包含Si(矽烷)的第二前驅物來執行CVD製程(或其他適合的沉積製程)。也可以可選地執行退火製程，例如以改變沉積的矽化物層510的相位。應注意的是，矽化物沉積製程500也可以在氮化物層390上形成用於NFET裝置200A的矽化物層520。在一些實施例中，可以選擇性地完成直接沉積，使得金屬矽化物層510沉積在PFET裝置200B上，但不沉積在NFET裝置200A上(例如，將不形成用於NFET裝置200A的矽化物層520)。在一些實施例中，在PFET裝置200B上的指向金屬矽化物沉積(direction metal silicide deposition)可以藉由使用Ru(hfac)2 (CO)2 在Si上進行沉積而不在氧化物上進行沉積來完成。在一些實施例中，己二烯基的Ru前驅物和O2 可用於在SiGeB上的選擇性沉積。在一些實施例中，可以執行表面選擇性成膜製程，例如，使用Ru3 (CO)12 ，可以在100-200°C下在金屬和Si上進行表面選擇性釕膜生長，但不在氧化物上生長。在一些實施例中，可以使用如WF6 /H2 或WF6 /H2 /SiH4 的製程氣體，製程溫度範圍在約250至約500°C之間，製程壓力範圍在約5mTorr和約5Torr之間，流速在約1sccm和約1000sccm之間，將W選擇性沉積在Si或金屬表面上。在一些實施例中，可以使用如WF6 /SiH2 Cl2 或WF6 /SiH4 或WF6 /SiHCl3 的製程氣體，製程溫度範圍在約350至約600°C之間，製程壓力範圍在約5mTorr至約5Torr之間，流速在約1sccm至約1000sccm之間，將如WSix 的矽化物選擇性地沉積在Si或金屬表面上。在一些實施例中，使用約350至約600°C的製程溫度範圍，約5mTorr至約5Torr的製程壓力範圍，和流速在約1sccm和約1000sccm之間，可以在H2 存在下使用Mo(Cl)x 選擇性沉積Mo。在一些實施例中，可以使用Co2 (CO)6 [HCC(C(CH3 )3 )]或基於醯胺(amido)的前驅物或藉由ECP及/或ELD，藉由CVD及/或ALD選擇性沉積Co。Co(tBuDAD)2 也可用於選擇性沉積在Si上而不是在SiO2 上。CoCp(CO)2 可以與SiH4 或H2 一起用於選擇性沉積在Si上而不在SiO2 上。在一些實施例中，Ni的選擇性沉積可以使用CVD或ECP及/或ELD製程來完成。也可以在H2 或SiH4 存在下使用Ta(Cl)x 選擇性地沉積Ta或Ta矽化物。
現在參照第10圖，根據第9圖的替代實施例，在執行矽化物沉積製程500之後，可以在矽化物層520和矽化物層510上分別形成導電接觸件450和460。應注意的是，在第10圖所示的實施例中，用於PFET裝置200B的矽化物層510，也具有比用於NFET裝置200A的矽化物層360更高的功函數。這樣，第10圖所示的替代實施例也促進接觸電阻率的降低。第8圖中的實施例和第10圖中的實施例都是藉由多個選擇性製程形成的，而沒有複雜的微影圖案化步驟。因此，本發明實施例是有效且具有成本效益的。另外，在一些實施例中，可以在不使用圍繞它們的阻障層的情況下形成導電接觸件450和460。換句話說，導電接觸件450和460可以藉由無阻障(barrier-less)沉積形成，這也有助於降低接觸電阻率。
作為上述獨特的製造製程的結果，第8圖和第10圖的兩個實施例共有的獨特的物理特性是NFET裝置200A和PFET裝置200B不僅具有不同的矽化物材料成分，在它們的矽化物層也有不同的排列及/或幾何形狀。例如，如上所述，由於去除了在PFET裝置200B上形成的介電層310，PFET裝置200B的矽化物層490或510可以向下突出到PFET裝置200B的源極/汲極區域230中。相比之下，NFET裝置200A的矽化物層360沒有展現(exhibit)到源極/汲極220中的突出，或者如果有的話，具有比矽化物層490或510小得多的輕微突出。換句話說，用於NFET裝置200A和PFET裝置200B的矽化物層的幾何形狀或輪廓是不對稱的(asymmetry)。在矽化物層360和矽化物層490/510之間的不對稱的另一個特性是，矽化物層360在垂直方向上具有更高的位置。例如，矽化物層360的底表面在垂直方向上具有比矽化物層490/510的底表面更高的位置。在一些實施例中，矽化物層360的底表面在垂直方向上具有比矽化物層490/510的頂表面更高的位置。
此外，NFET裝置200A也可以包含設置在其矽化物層360和導電接觸件450之間的氮化物層390(或甚至另一個矽化物層520)，而PFET裝置200B在矽化物層490/510和導電接觸件460之間不包含這樣的氮化物層或額外矽化物層，其具有與矽化物層490/510不同的材料成分。由於NFET裝置200A的額外元件，NFET裝置200A的導電接觸件450具有比PFET裝置200B的導電接觸件460更淺的深度(例如，在Z方向上測量的垂直尺寸)。
第2-10圖對應於在形成用於PFET裝置200B的金屬矽化物之前，形成用於NFET裝置200A的金屬矽化物的製程流程。第11-17圖對應於在形成用於NFET裝置200A的金屬矽化物之前，形成用於PFET裝置200B的金屬矽化物的不同製程流程。
現在參照第11圖，執行選擇性介電材料形成製程600，以在NFET裝置200A的源極/汲極區域220上選擇性形成介電層610，但是不在PFET裝置200B的源極/汲極區域230上形成。在一些實施例中，選擇性介電材料形成製程600包含氧化源極/汲極區域220的半導電材料，但不氧化源極/汲極區域230的半導電材料的製程。例如，在源極/汲極區域220包含SiP，但源極/汲極區域230包含硼摻雜的SiGe的實施例中，因為磷和鍺的不同性質，可以配置選擇性介電材料形成製程600的製程參數(例如，壓力、溫度、氣體流速等)，使得磷含量被氧化，而不是鍺含量。因此，介電層610可以形成在源極/汲極區域220上，但不形成在源極/汲極區域230上。在一些實施例中，在N-磊晶(epitaxy，epi)生長或P-磊晶生長期間可以覆蓋如HfO2 、ZrO2 、TiO2 、SiO2 等的金屬氧化物。前述結構在SiP上具有氧化物，但在P-epi上不具有氧化物，反之亦然。在一些其他實施例中，使用高純氧的低至中溫氧化或濕氧化，相較於SiP，可以在SiGe或Ge上生長不同的氧化物。在其他實施例中，使用選擇性CVD或ALD製程，可以在SiP或SiGe上沉積氧化物。
在其他實施例中，選擇性介電材料形成製程600可以包含介電層610的直接沉積。例如，使用如CVD或ALD的沉積製程將介電層610直接沉積在源極/汲極區域220上，但不在源極/汲極區域230上。例如，這種選擇性沉積可以藉由配置沉積製程，以具有對SiP比對SiGe更高的選擇性來實現。
無論用於形成介電層610的實施例為何，選擇性介電材料形成製程600都不需要微影遮罩來實現介電層610的選擇性形成，這簡化了製造。在一些實施例中，形成介電層610以具有氧化物材料成分，例如矽磷氧化物或其他適合的金屬氧化物。在其他實施例中，可以形成介電層610以具有氮化物材料成分。類似於介電層310，介電層610的一個作用是當形成用於PFET裝置200B的金屬矽化物時，它防止形成用於NFET裝置200A的金屬矽化物。
現在參照第12圖，執行選擇性金屬沉積製程630，以在PFET裝置200B的源極/汲極區域230上選擇性形成金屬材料640，但不在NFET裝置200A的介電層610上形成金屬材料640。金屬沉積製程可包含CVD、ALD、ECP、ELD或回流製程。在一些實施例中，金屬沉積是選擇性的，使得其沉積在源極/汲極區域230上，但不沉積在介電層610上或ILD280上。這有助於溝槽填充性能。在一些實施例中，金屬材料640包含如Ru、W、Co、Ni或Mo的p型金屬。在一些實施例中，Ru(hfac)2 (CO)2 可用於選擇性沉積在Si上，但不在氧化物上。在一些實施例中，己二烯基的Ru前驅物和O2 可用於在SiGeB上的選擇性沉積。在一些實施例中，可以執行表面選擇性成膜製程，例如，使用Ru3 (CO)12 ，可以在100-200°C下，在金屬和Si上而不在氧化物上，完成表面選擇性釕膜生長。在一些實施例中，使用如WF6 /H2 或WF6 /H2 /SiH4 的製程氣體，製程溫度範圍在約250至約500°C之間，製程壓力範圍在約5mTorr和約5Torr之間，流速在約1sccm和約1000sccm之間，可以將W選擇性沉積在Si或金屬表面上。在一些實施例中，可以使用如WF6 /SiH2 Cl2 或WF6 /SiH4 或WF6 /SiHCl3 的製程氣體，製程溫度範圍在約350至約600°C之間，製程壓力範圍在約5mTorr至約5Torr之間，流速在約1sccm至約1000sccm之間，將如WSix 的矽化物選擇性沉積在Si或金屬表面上。在一些實施例中，使用約350至約600°C的製程溫度範圍，約5mTorr至約5Torr的製程壓力範圍，和流速在約1sccm和約1000sccm之間，可以在H2 存在下使用Mo(Cl)x 選擇性地沉積Mo。在一些實施例中，可以使用Co2 (CO)6 [HCC(C(CH3)3 )]或基於醯胺的前驅物或藉由ECP及/或ELD，藉由CVD及/或ALD選擇性地沉積Co。Co(tBuDAD)2 也可用於選擇性地沉積在Si上而不是在SiO2 上。CoCp(CO)2 可以與SiH4 或H2 一起用於選擇性沉積在Si上而不在SiO2 上。在一些實施例中，Ni的選擇性沉積可以使用CVD或ECP及/或ELD製程來完成。也可以在H2 或SiH4 存在下使用Ta(Cl)x 選擇性地沉積Ta或Ta矽化物。類似於介電層310如何促進選擇性磊晶製程320和選擇性矽化物形成製程350，介電層610促進選擇性金屬沉積製程630。
現在參照第13圖，執行退火製程660，以使金屬材料640與源極/汲極區域230反應，藉以在用於PFET裝置200B的源極/汲極區域230中形成矽化物層670。矽化物層670可以具有高功函數，例如矽化鎢(WSix )、矽化鉬(MoSix)、矽化釕(RuSix )、矽化鎳(NiSix )或矽化鈷(CoSix )。應注意的是，在執行矽化物層670之後，仍然可以保留金屬材料640的一些未反應的部分。再次地，介電層610的存在阻止了形成用於NFET裝置200A的矽化物層，因為在源極/汲極區域220上一開始就沒有形成金屬材料。
現在參照第14圖，執行選擇性介電材料去除製程700，以選擇性去除用於NFET裝置200A的介電層610。執行選擇性介電材料去除製程700，使得去除介電層610而不會對NFET裝置200A或PFET裝置200B的其他膜層造成實質性損壞。在一些實施例中，類似於上面討論的選擇性介電材料去除製程400，選擇性介電材料去除製程700包含一個或多個蝕刻製程，其在介電層610的材料(例如，氧化物)和其他類型的材料之間具有蝕刻選擇性。以這種方式，可以蝕刻掉介電層610，而基本上不影響NFET裝置200A或PFET裝置200B的其他元件。應當理解的是，儘管顯示的是在退火製程660之後執行選擇性介電材料去除製程700，但是此次序(order)或順序(sequence)不是限制性的。換句話說，在一些其他實施例中，可以在退火製程660之前執行選擇性介電材料去除製程700。
在一些實施例中，選擇性介電材料去除製程700可以使NFET裝置200A形成凹槽710，類似於如何在PFET裝置200B的源極/汲極區域230中形成凹槽410的方式，如上面參照第2-10圖所討論的實施例。凹槽710形成在源極/汲極區域220內，例如因為介電層610的蝕刻。在一些實施例中，凹槽710的深度可以在約0.5奈米(nm)至約3奈米(nm)之間。類似於第6圖中所示的凹槽410，凹槽710(以及隨後藉由導電材料填充其中)是本發明實施例的獨特的物理特性之一。這是因為凹槽710是因為介電層610的蝕刻而形成的，這不是在傳統製程中形成的。換句話說，傳統製程在NFET裝置200A中不具有凹槽710，因為傳統製程不形成介電層610，因此不需要去除介電層610。
現在參照第15圖，執行矽化物形成製程730，以形成用於NFET裝置200A的矽化物層740。在一些實施例中，矽化物形成製程730包含在NFET裝置200A的源極/汲極區域220上沉積n型金屬材料，其中n型金屬材料將填充凹槽710，並且隨後執行退火製程，以使n型金屬材料和源極/汲極區域220反應。所得材料是矽化物層740。
在其他實施例中，矽化物形成製程730可以包含直接沉積製程，其中矽化物層740直接沉積在源極/汲極區域220上(並填充凹槽710)。可以藉由使用包含金屬(例如，Ti)的第一前驅物和包含Si(矽烷)的第二前驅物執行CVD製程(或其他適合的沉積製程)來實現直接沉積。在一些實施例中，可以使用TiCl4 /SiH4 ，在熱CVD製程或PECVD製程中將TiSix 選擇性沉積在Si上。在這些製程中，製程溫度可以在約300°C和約600°C之間的範圍內，製程壓力可以在約5mTorr和約5Torr之間的範圍內，並且流速可以在範圍在約1標準立方公分每分鐘(sccm)至約1000sccm之間。在一些其他實施例中，使用TiCl4 /H2 ，在熱CVD製程或PECVD製程中可以將Ti或TiSix 選擇性沉積在Si上。在這些製程中，製程溫度可以在約300°C和約500°C之間的範圍內，製程壓力可以在約5mTorr和約5Torr之間的範圍內，並且流速可以在範圍在約1標準立方公分每分鐘(sccm)至約1000sccm之間。也可以可選地執行退火製程，例如以改變沉積的矽化物層740的相位。
無論如何形成矽化物層740，其功函數小於矽化物層670的功函數。在一些實施例中，矽化物層740可包括矽化鈦(TiSix )、矽化鋁(AlSix )、矽化鉿(HfSix )、矽化鋰(LiSix )、矽化鉺(ErSix )、矽化鐿(YbSix )、矽化釔(YSix )、矽化鑭(LaSix )或其組合。如上所述，PFET裝置200B的矽化物層的較大的功函數有助於優化裝置性能，例如關於接觸電阻率的降低。另外，凹槽710的形狀允許矽化物層740與源極/汲極區域220具有更大的表面接觸面積，這進一步降低了電阻率。
還應理解，在一些實施例中，矽化物形成製程730可以使膜層750形成在PFET裝置200B的金屬材料640上。藉由沉積n型金屬材料並使n型金屬材料經由退火製程與源極/汲極區域220反應，來形成矽化物層740的實施例中，膜層750包含沉積的金屬材料。在藉由直接沉積形成矽化物層740的實施例中，膜層750包含具有較低的功函數的金屬矽化物，例如TiSix 。換句話說，矽化物形成製程730可以是或可以不是選擇性的(例如，形成於NFET裝置200A而不是於PFET裝置200B的矽化物V.S.形成於NFET裝置200A和PFET裝置200B兩者的矽化物)。這是因為即使形成用於PFET裝置200B的膜層750，它也基本上不會干擾PFET裝置200B的操作，因為隨後形成於PFET裝置200B的導電接觸件可以使得膜層750失去實際意義(moot)。
現在參照第16圖，執行氮化製程780，以形成用於NFET裝置200A的氮化物層790和用於PFET裝置200B的氮化物層800。在矽化物層740上形成氮化物層790，並且在膜層750上形成氮化物層800。在一些實施例中，氮化製程780可以包含電漿製程。例如，包含NFET裝置200A和PFET裝置200B的晶圓可以放置在充滿氮電漿的腔室中。氮電漿氮化NFET裝置200A的矽化物層740的一部分和PFET裝置200B的膜層750的一部分。在一些實施例中，氮化物層790可以包含氮化鈦、氮化鉿、氮化鑭、氮化鉺、氮化鐿或氮化釔等。類似於氮化物層390，形成用於NFET裝置200A的氮化物層790可以作為阻障層，以防止或減少材料從導電接觸件(將形成在氮化物層790上)擴散到下面的膜層中(例如，進入到矽化物層740)。
現在參照第17圖，執行導電接觸件形成製程820，以形成用於NFET裝置200A的導電接觸件850和用於PFET裝置200B的導電接觸件860。在各種實施例中，導電接觸件形成製程820可包含金屬沉積製程，例如CVD製程。在一些實施例中，使用約50°C至約500°C的製程溫度，氬氣或氮氣的載氣以及約10標準立方公分每分鐘(sccm)和約500sccm的流速執行CVD製程。在其他實施例中，金屬沉積製程可以包含ALD、電鍍(ECP)，無電沉積(ELD)或回流製程。
在一些實施例中，金屬沉積是選擇性的，使得其沉積在氮化物層790和800上，但不沉積在ILD 280上。這有助於溝槽填充性能，以及避免需要執行如化學機械研磨(CMP)製程的研磨製程，以去除沉積在ILD 280上的金屬材料。然而，在其他實施例中，導電接觸件形成製程820可以不是選擇性的，因此ILD280可以具有沉積在其上的金屬材料，這可以藉由稍後執行的CMP製程去除。
類似於上面所討論的導電接觸件450和460，形成導電接觸件850和860以具有低電阻率和高功函數的導電材料(例如，金屬材料)。在各種實施例中，導電接觸件450和460的導電材料可包含鎳(Ni)、釕(Ru)、鎢(W)、鈷(Co)、鉬(Mo)或其組合。如上所述，由於導電接觸件850形成在氮化物層790上，而不是直接形成在矽化物層740上，本發明實施例減少了高功函數材料從導電接觸件850擴散到矽化物層740中的擔憂。
也類似於上面參照第8圖或第10圖所討論的實施例，第17圖中所示的實施例的獨特的物理特性之一是在NFET裝置200A和PFET裝置200B之間的不對稱的矽化物層。例如，因為去除了介電層610，NFET裝置200A可以具有進入到源極/汲極區域220的凹槽。PFET裝置200B不具有這樣的凹槽，因此得到的用於NFET裝置200A的矽化物層740和PFET裝置200B的矽化物層670不僅材料成分不同，而且它們的幾何形狀/輪廓也不同。例如，矽化物層740到源極/汲極區域220中的突出，可以比矽化物層670到源極/汲極區域230中突出更深。此外，藉由氮化物層790將矽化物層740與導電接觸件850分開，而藉由氮化物層800、膜層750和可能藉由金屬材料640(在形成矽化物層670的期間，如果金屬材料640沒有被完全消耗)將矽化物層670與導電接觸件860分開。因此，導電接觸件850可以具有比導電接觸件860大的深度或大的垂直尺寸。或者說，導電接觸件860的底表面，在垂直方向上具有比導電接觸件850的底表面更高的位置。第17圖中的NFET裝置200A不具有金屬材料640或膜層750。在一些實施例中，矽化物層740可以直接接觸氮化物層790。
第18-27圖係根據本發明實施例的各種實施例顯示了半導體裝置的另外的示意性局部剖面側視圖。第18-27圖的剖面側視圖沿第1圖的Y方向截取。為了一致性和清楚起見，在第18-27圖中，類似於第2-17圖中所示的元件，將使用相同的元件符號。
參照第18圖，顯示了NFET裝置200A和PFET裝置200B的實施例。NFET裝置200A和PFET裝置200B是FinFET裝置。例如，NFET裝置200A包含從基底210向上(例如，在第1圖的Z方向上)突出的多個鰭片結構1000，並且類似地，PFET裝置200B包含從基底210向上突出的多個鰭片結構1010。鰭片結構1000可以類似於第1圖的鰭片結構104。在一些實施例中，鰭片結構1000包含矽，而鰭片結構1010包含矽鍺。間隔層1020可以形成在鰭片結構1000和1010的下部上。間隔層1020可以包含介電材料。鰭片結構1000和鰭片結構1010也藉由隔離結構1040彼此分開。隔離結構1040可以是上面所討論的隔離結構108的實施例(例如，STI)，或者它可以是另一種適合的電絕緣材料。
鰭片結構1000的上部被源極/汲極區域220圍繞，前述源極/汲極區域220可以磊晶生長在鰭片結構1000的上部。鰭片結構1010的上部被源極/汲極區域230包圍，前述源極/汲極區域230也可以磊晶生長在鰭片結構1010的上部。如上所述，作為非限制性示例，源極/汲極區域220可以包含SiP，而源極/汲極區域230可以包含SiGeB。如第18圖所示，形成在相鄰的鰭片結構1000上的源極/汲極區域220橫向地彼此合併，並且形成在相鄰的鰭片結構1010上的源極/汲極區域230也橫向地彼此合併。應當理解的是，在一些實施例中，源極/汲極區域220和源極/汲極區域230各自都可以包含多個磊晶生長層(也稱為磊晶層)。例如，可以在鰭片結構1000上(或在鰭片結構1010上)磊晶生長第一磊晶層，可以在第一磊晶層上磊晶生長第二磊晶層，並且可以在第二磊晶層上磊晶生長第三磊晶層等等，依此類推。然而，出於簡化的原因，這些不同的磊晶層在本文中未單獨標記。
用於NFET裝置200A的適合的N-金屬矽化物層，例如上面所討論的矽化物層360(例如，TiSix 、AlSix 、HfSix 、LiSix 、ErSix 、YbSix 、YSix 或LaSix ，作為非限制性示例)，形成在源極/汲極區域220上。用PFET裝置200B的適合的P-金屬矽化物層，例如上面所討論的矽化物層490或矽化物層510(例如，WSix 、MoSix 、RuSix 、NiSix 或CoSix，作為非限制性示例)，形成在源極/汲極區域230上。由於它們各自的材料成分的不同，用於PFET裝置200B的矽化物層490(或矽化物層510)比用於NFET裝置200A的矽化物層360具有更高的功函數。如上所述，P金屬矽化物層的較高的功函數有助於優化裝置性能，例如關於接觸電阻率的降低。
對於NFET裝置200A，在矽化物層360上形成氮化物層390(例如，TiSiN)。在氮化物層390上形成導電接觸件450。氮化物層390可以作為阻障層，以防止或者減少材料從導電接觸件450擴散到矽化物層360中或到源極/汲極區域220中。對於PFET裝置200B，導電接觸件460形成在矽化物層490上。相對於導電接觸450，導電接觸件460可以進一步向下延伸(例如，更深地進入到矽化物層490)。換句話說，導電接觸件460的底表面可以在Z方向上具有比導電接觸件450的底表面更低的垂直位置。ILD280圍繞導電接觸件450和460以及源極/汲極區域220和230。
第19圖顯示了NFET裝置200A和PFET裝置200B的另一實施例的剖面側視圖。第19圖中所示的實施例在許多方面類似於第18圖中所示的實施例。然而，矽化物層360和490的尺寸及/或形狀在第18圖和第19圖中所示的實施例之間可以不同。例如，第19圖中所示的實施例中的矽化物層360和490，可以各自具有比第18圖中所示的實施例中的對應物更大的深度(例如，垂直尺寸)或更大的橫向尺寸。
第20圖顯示了NFET裝置200A和PFET裝置200B的另一實施例的剖面側視圖。第20圖所示的實施例在許多方面類似於第18圖中所示的實施例。然而，不像第18圖中所示的實施例，在相鄰的鰭片結構1000上生長的源極/汲極區域220，不橫向地合併彼此，並且在相鄰的鰭片結構1010上生長的源極/汲極區域230，也不橫向地彼此合併。反而是，ILD 280的一部分將源極/汲極區域220與相鄰的鰭片結構1000分開，並且ILD280的一部分將源極/汲極區域230與相鄰的鰭片結構1010分開。
第21圖顯示了NFET裝置200A和PFET裝置200B的另一實施例的剖面側視圖。第21圖中所示的實施例在許多方面類似於第18圖中所示的實施例。然而，不像第18圖中所示的實施例，矽化物層360和490分別「包繞」源極/汲極區域220和230形成。來自相鄰的源極/汲極區域220的矽化物層360可以在所示的實施例中藉由ILD280的一部分分開，或者在一些其他實施例中它們彼此合併。同樣地，來自相鄰的源極/汲極區域230的矽化物層490可以在所示的實施例中藉由ILD280的一部分分開，或者在一些其他實施例中它們彼此合併。
第22-23圖顯示了NFET裝置200A和PFET裝置200B的一些其他實施例的剖面側視圖。第22-23圖中所示的實施例在許多方面類似於第18或21圖中所示的實施例。然而，源極/汲極區域220及/或230可以具有與第18或21圖中所示的實施例的對應物不同的形狀。例如，在第18或21圖所示的實施例中，源極/汲極區域220及/或230可以具有更「類似鑽石」的剖面形狀，而在第22圖所示的實施例中，源極/汲極區域220及/或230可具有近似多邊形(polygonal)(例如，六邊形)的剖面形狀，並且在第23圖所示的實施例中，它們可具有橢圓形(oval)或圓形的剖面形狀。在其他實施例中，也可以考慮其他形狀的源極/汲極區域220/230。
在第22-23圖所示的實施例中，矽化物層360和490可以分別「包繞」源極/汲極區域220和230，如第21圖所示的實施例。替代地，類似於第18圖所示的實施例，矽化物層360和490也可以分別形成在源極/汲極區域220和230上。此外，在一些實施例中，來自相鄰的源極/汲極區域220和230的矽化物層360和490可以彼此合併，或者在其他實施例中，它們可以藉由ILD280的一部分彼此分開。
第24-25圖顯示了NFET裝置200A和PFET裝置200B的一些其他實施例的剖面側視圖。第24-25圖中所示的實施例在許多方面類似於第18或21-22圖中所示的實施例。然而，NFET裝置200A和PFET裝置200B是在第24-25圖所示的實施例中的「環繞式閘極(gate-all-around，GAA)」(或GAA)裝置。例如，可以形成源極/汲極區域220及/或230，以分別包含多個奈米線結構1080和1090。奈米線1080和1090可以分別包含矽和矽鍺，並且它們可以各自在第1圖的X方向上延伸。GAA裝置的其他細節在2017年8月2日提申和於2019年5月14日公告的美國專利號10,290,546，名稱為「用於環繞式閘極半導體結構的臨界電壓的調整」，以及在2014年12月4日提申和於2017年3月22日公告的美國專利號為9,620,607，名稱為「環繞式閘極裝置結構和鰭式場效應電晶體(FinFET)裝置結構」，其全部內容在此以其各自的整體併入參考。
在第24圖所示的實施例中，在每個源極/汲極區域220上形成不同的導電接觸件450，例如在每個矽化物層360上。同樣地，在每個源極/汲極區域230上形成不同的導電接觸件460，例如在每個矽化物層490上。相比之下，在第25圖所示的實施例中，導電接觸件450形成在兩個源極/汲極區域220上，例如在兩者的矽化物層360上。換句話說，多個源極/汲極區域220可以「共享」相同的導電接觸件450。同樣地，導電接觸件460形成在兩個源極/汲極區域230上，例如在兩者的矽化物層490上。換句話說，多個源極/汲極區域230可以「共享」相同的導電接觸件460。
應理解，上面參照第18-25圖所討論的實施例對應於在P-金屬矽化物層(例如，矽化物層490或510)之前形成N-金屬矽化物層(例如，矽化物層360)的製程流程。第26圖顯示了對應於首先形成P-金屬矽化物層(例如，矽化物層490或510)的製程流程的實施例。第26圖中所示的實施例在許多方面類似於第18圖中所示的實施例。然而，對於NFET裝置200A，在源極/汲極區域220上形成矽化物層740(而不是矽化物層360)，及在矽化物層740上形成氮化物層790(而不是氮化物層390)。對於PFET裝置，在源極/汲極區域230上形成矽化物層670(而不是矽化物層490或510)，及在矽化物層670上形成氮化物層800。參照以上第11-17圖所討論的膜層740、790、670和800的形成細節(即，P-矽化物-第一製程流程)。
應理解的是，上面參照第19-25圖所討論的替代實施例也可以實行在N-金屬矽化物層之前形成P-金屬矽化物層的製程流程。換句話說，在這些替代的P-金屬-矽化物-第一實施例中，N-金屬及/或P-金屬矽化物層的深度及/或覆蓋率(coverage)可以變化，來自相鄰的鰭片結構的源極/汲極區域可以或可以不彼此合併，可以形成矽化物層以包繞源極/汲極區域，可以形成源極/汲極區域本身以具有不同的形狀或尺寸，以及甚至可以包含奈米線結構(例如，實行作為GAA裝置)，並且可以有用於源極/汲極區域的單個或多個導電接觸件。出於簡化的原因，下面不再詳細討論這些替代實施例。
還應理解，用於NFET裝置200A的矽化物層和用於PFET裝置200B的矽化物層可以各自使用上面參照第2-17圖所討論的製程來選擇性沉積。換句話說，作為選擇性沉積製程的一部分，不需要遮罩來掩蓋(cover up)晶圓上不應沉積矽化物層(無論是用於NFET裝置200A還是用於PFET裝置200B)的其他區域。例如，第27圖顯示了在源極/汲極區域220上選擇性沉積矽化物層360，並且在源極/汲極區域230上選擇性沉積矽化物層490的實施例。此外，在氮化物層390上選擇性形成導電接觸件450，並且在矽化物層490上選擇性形成導電接觸件460。導電接觸件450和460的選擇性形成允許它們具有不同的材料成分。例如，在一些實施例中，導電接觸件450可以形成為包含鋁，而導電接觸件460可以形成為包含釕、鎢、鎳、銅或鉬等。
第28圖是根據本發明實施例顯示方法1200的流程圖。方法1200包含步驟1210，其中選擇性形成第一介電層，使得其形成在第一型電晶體的源極/汲極區域上，但不形成在第二型電晶體的源極/汲極區域上。第一型電晶體和第二型電晶體具有不同類型的導電型態。例如，它們的其中一個是NFET裝置，而另一個是PFET裝置。
方法1200包含步驟1220，其中選擇性形成第一矽化物層，使得其形成在第二型電晶體的源極/汲極區域上，但不形成在第一型電晶體的源極/汲極區域上。
方法1200包含步驟1230，其中去除第一介電層。
方法1200包含步驟1240，其中在第一型電晶體的源極/汲極區域上形成第二矽化物層。
在一些實施例中，第一型電晶體包含PFET，第二型電晶體包含NFET，第一矽化物層形成為具有第一功函數，第二矽化物層形成為具有大於第一功函數的第二功函數。
在一些實施例中，第一型電晶體包含NFET，第二型電晶體包含PFET，第一矽化物層形成為具有第一功函數，第二矽化物層形成為具有小於第一功函數的第二功函數。
在一些實施例中，藉由蝕刻凹槽到第一型電晶體的源極/汲極區域中來去除第一介電層。
在一些實施例中，藉由在第一型電晶體的源極/汲極區域上直接沉積第二矽化物層來形成第二矽化物層。在這些實施例中，方法1200可以更包含在第一矽化物層上形成第一導電接觸件，及在第二矽化物層上形成第二導電接觸件的步驟。
應當理解的是，可以在方法1200的步驟1210-1240之前、期間或之後執行另外的製程。例如，在一些實施例中，方法1200可以包含在第一矽化物層上形成第二介電層的步驟。在這些實施例中，步驟1210可以包含形成氧化物材料作為第一介電層，步驟1240可以包含形成氮化物材料作為第二介電層。在第一型電晶體包含PFET並且第二型電晶體包含NFET的實施例中，在去除第一介電層之前形成第二介電層，並且形成於NFET但不形成於PFET。在第一型電晶體包含NFET且第二型電晶體包含PFET的實施例中，在去除第一介電層之後形成第二介電層，並且形成於NFET和PFET。作為另一個示例，在一些實施例中，在執行步驟1240(以形成第二矽化物層)之前，方法1200可以包含在第一矽化物層上形成第一導電接觸件，並且在第一型電晶體的源極/汲極區域上形成第二導電接觸件的步驟。可以藉由執行退火製程來形成第二矽化物層，以使第二導電接觸件與第一型電晶體裝置的源極/汲極區域反應，這促進第二矽化物層的形成。出於簡化的原因，這裡不詳細討論其他另外的步驟。
總結來說，本發明實施例執行無遮罩製造製程以選擇性和單獨形成於NFET和PFET的矽化物層。在N-矽化物第一製程流程中，首先在PFET的源極/汲極上形成介電層，以暫時防止形成PFET的矽化物，然後形成NFET矽化物。矽化物的形成可以包含直接沉積。在形成NFET矽化物之後，去除PEFT的介電層，然後形成PFET矽化物。在P-矽化物-第一製程流程中，首先在NFET的源極/汲極上形成介電層，以暫時防止形成NFET的矽化物，然後形成PFET矽化物，其可以包含金屬沉積，其次是退火製程。在形成PFET矽化物之後，去除NFET的介電層。然後形成NFET矽化物，這可以使用直接沉積來完成。
基於以上討論，可以看出本發明實施例提供優於傳統FinFET製造的優點。然而，應該理解的是，雖然其他實施例可以提供另外的優點，並且並非所有優點都必須在此揭露，也並非所有實施例都需要特別的優點。一個優點是NFET矽化物和PFET矽化物具有不同的材料成分和不同的功函數，例如PFET矽化物可以形成為具有比NFET矽化物更高的功函數。這降低了在矽化物上形成的導電接觸件的電阻率。另一個優點是，由於雙重矽化物(用於NFET和PFET兩者)的形成不需要額外的遮罩，因此簡化了製造製程流程並因此降低了成本。又，另一個優點是本發明實施例形成介電層(例如氮化物層390)，其可以用作阻障層以防止或減少材料從導電接觸件擴散到下面的膜層中(例如，進入到矽化物中)。其他的優點包含與現有製造製程的相容性，因此本發明實施例易於且便於實行。
應理解的是，本發明實施例不限於FinFET裝置且也可應用於平面裝置。
本發明實施例的一個方面涉及製造一種製造半導體裝置的方法，包括：選擇性形成第一介電層，使得該第一介電層形成於第一型電晶體的源極/汲極上，但不形成於第二型電晶體的一源極/汲極上，其中第一型電晶體和第二型電晶體具有不同的導電型態；選擇性形成一第一矽化物層，使得第一矽化物層形成於第二型電晶體的源極/汲極上，但不形成於第一型電晶體的源極/汲極上；去除第一介電層；以及形成第二矽化物層於第一型電晶體的源極/汲極上。
在一實施例中，更包括形成第二介電層於第一矽化物層上。在一實施例中，其中選擇性形成第一介電層的步驟，包括形成一氧化物材料作為第一介電層；以及形成第二矽化物層的步驟，包括形成一氮化物材料作為第二介電層。
在一實施例中，其中第一型電晶體包括p型場效電晶體(PFET)；第二型電晶體包括n型場效電晶體(PFET)；以及在去除第一介電層之前，第二介電層的形成是用於n型場效電晶體而不是用於p型場效電晶體。
在一實施例中，其中第一型電晶體包括n型場效電晶體；第二型電晶體包括p型場效電晶體；以及在去除第一介電層之後，第二介電層的形成是用於n型場效電晶體和p型場效電晶體上。
在一實施例中，其中第一型電晶體包括p型場效電晶體；第二型電晶體包括n型場效電晶體；選擇性形成第一矽化物層的步驟，包括形成具有第一功函數的第一矽化物層；以及形成第二矽化物層的步驟，包括形成具有大於第一功函數的第二功函數的第二矽化物層。
在一實施例中，其中第一型電晶體包括n型場效電晶體；第二型電晶體包括p型場效電晶體；選擇性形成第一矽化物層的步驟，包括形成具有第一功函數的第一矽化物層；以及形成第二矽化物層的步驟，包括形成具有小於第一功函數的第二功函數的第二矽化物層。
在一實施例中，其中去除第一介電層的步驟，包括蝕刻凹槽到第一型電晶體的源極/汲極區域中。
在一實施例中，其中形成第二矽化層的步驟，包括直接沉積第二矽化層於第一型電晶體的源極/汲極區域上，以及其中方法更包括：形成第一導電接觸件於第一矽化物層上；以及形成第二導電接觸件於第二矽化物層上。
在一實施例中，更包括：在形成第二矽化物層之前，形成第一導電接觸件於第一矽化物層上以及形成第二導電接觸件於第一型電晶體的源極/汲極區域上，其中形成第二矽化層的步驟包括執行退火製程，使第一型電晶體的源極/汲極區域和第二導電接觸件反應，藉以形成第二矽化物層。
本發明實施例的另一個方面涉及一種半導體裝置，包括：n型場效電晶體，包括：第一源極/汲極區域；第一矽化物層，設置於第一源極/汲極區域上，第一矽化物層具有第一功函數；以及第一導電接觸件，設置於第一矽化物層上；以及p型場效電晶體，包括：第二源極/汲極區域；第二矽化物層，設置於第二源極/汲極區域上，第二矽化物層具有大於第一功函數的第二功函數；以及第二導電接觸件，設置於第二矽化物層上；其中第一矽化物層具有比第二矽化物層更高的位置。
在一實施例中，其中第一矽化物層的下表面，在垂直方向上具有比第二矽化物層的上表面更高的位置。在一實施例中，其中第二矽化物層凹陷到第二源極/汲極區域中。
在一實施例中，其中n型場效電晶體更包括介電層，設置於第一矽化物層和第一導電接觸件之間。在一實施例中，其中n型場效電晶體更包括一磊晶層，設置於第一源極/汲極區域和第一矽化物層之間。
本公開的又一方面涉及一種半導體裝置，包括：n型場效電晶體，包括：第一源極/汲極區域；第一矽化物層，設置於第一源極/汲極區域上，第一矽化物層具有第一功函數；第一介電層，設置於第一矽化物層上；以及第一導電接觸件，設置於第一介電層上；以及p型場效電晶體，包括：第二源極/汲極區域；第二矽化物層，設置於第二源極/汲極區域上，第二矽化物層具有大於第一功函數的一第二功函數；一導電層，設置於第二矽化物層上；第二介電層，設置於導電層上；以及第二導電接觸件，設置於第二介電層上。
在一實施例中，其中導電層包括金屬層和金屬矽化物層。在一實施例中，其中第一矽化物層直接接觸第一介電層。在一實施例中，其中第二導電接觸件的底表面，在垂直方向上具有比第一導電接觸件的底表面更高的位置。在一實施例中，其中第一矽化物層和第二矽化物層具有不同的幾何輪廓(geometric profile)。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:(裝置)結構； 12:磊晶生長材料； 15:n型FinFET裝置結構(NMOS)； 25:p型FinFET裝置結構(PMOS)； 102:基底； 104:鰭片結構； 105:間隔物； 108:隔離結構； 110:閘極電極； 115:介電層； 200A:半導體裝置/NFET裝置； 200B:半導體裝置/PFET裝置； 210:基底； 220:源極/汲極區域(NFET)； 230:源極/汲極區域(PFET)； 250:閘極結構； 260:閘極間隔物； 280:層間介電(ILD)(層)； 300:選擇性介電材料形成製程； 310:介電層； 320:選擇性磊晶製程； 330:磊晶層； 350:選擇性矽化物形成製程； 360:矽化物層(NFET)； 380:選擇性氮化製程； 390:氮化物層(NFET)； 400:選擇性介電材料去除製程； 410:凹槽(PFET)； 420:接觸件形成製程； 450:導電接觸件(NFET)； 460:導電接觸件(PFET)； 480:矽化物形成製程； 490:矽化物層(PFET)； 500:矽化物沉積製程； 510:矽化物層(PFET)； 520:矽化物層(NFET)； 600:選擇性介電材料形成製程； 630:選擇性金屬材料形成製程； 640:金屬材料(PFET)； 660:退火製程； 670:矽化物層(PFET)； 700:選擇性介電材料去除製程； 710:凹槽(NFET)； 730:矽化物形成製程； 740:矽化物層(NFET)； 750:膜層(PFET)； 780:氮化製程； 790:氮化物層(NFET)； 800:氮化物層(PFET)； 820:導電接觸件形成製程； 850:導電接觸件(NFET)； 860:導電接觸件(PFET)； 1000:鰭片結構(NFET)； 1010:鰭片結構(PFET)； 1020:間隔層； 1040:隔離結構； 1080:奈米線(結構)(NFET)； 1090:奈米線(結構)(PFET)； 1200:方法； 1210/1220/1230/1240:步驟； Vt:臨界電壓。
以下將配合所附圖式詳述本發明實施例之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖係為示例的FinFET裝置的透視圖。 第2-27圖係根據本發明實施例的不同實施例，繪示在各種製造階段的一部分的半導體裝置的局部剖面側視圖。 第28圖係根據本發明實施例的實施例，繪示製造半導體裝置的方法的流程圖。
200A:半導體裝置/NFET裝置
200B:半導體裝置/PFET裝置
210:基底
220:源極/汲極區域(NFET)
230:源極/汲極區域(PFET)
250:閘極結構
260:閘極間隔物
280:層間介電(ILD)(層)
330:磊晶層
360:矽化物層(NFET)
390:氮化物層(NFET)
420:接觸件形成製程
450:導電接觸件(NFET)
460:導電接觸件(PFET)
510:矽化物層
520:矽化物層(NFET)

Claims (13)

  1. 一種製造半導體裝置的方法，包括：選擇性形成一第一介電層，使得該第一介電層形成於一第一型電晶體的一源極/汲極上，但不形成於一第二型電晶體的一源極/汲極上，其中該第一型電晶體和該第二型電晶體具有不同的導電型態；選擇性形成一第一矽化物層，使得該第一矽化物層形成於該第二型電晶體的該源極/汲極上，但不形成於該第一型電晶體的該源極/汲極上；形成一第二介電層於該第一矽化物層上，其中該第二介電層的形成是用於該第一型電晶體和該第二型電晶體的其中之一而非用於兩者；在形成該第二介電層之後，去除該第一介電層；以及形成一第二矽化物層於該第一型電晶體的該源極/汲極上。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該選擇性形成該第一介電層的步驟，包括形成一氧化物材料作為該第一介電層；以及該形成該第二矽化物層的步驟，包括形成一氮化物材料作為該第二介電層。
  3. 如申請專利範圍第2項所述之製造半導體裝置的方法，其中該第一型電晶體包括一p型場效電晶體(p-type field effect transistor，PFET)；該第二型電晶體包括一n型場效電晶體(n-type field effect transistor，PFET)；以及該第二介電層的形成是用於該n型場效電晶體而不是用於該p型場效電晶體。
  4. 如申請專利範圍第1項至第3項中任一項所述之製造半導體裝置的方法，其中該第一型電晶體包括一p型場效電晶體；該第二型電晶體包括一n型場效電晶體； 該選擇性形成該第一矽化物層的步驟，包括形成具有一第一功函數的該第一矽化物層；以及該形成該第二矽化物層的步驟，包括形成具有大於該第一功函數的一第二功函數的該第二矽化物層。
  5. 如申請專利範圍第1項至第3項中任一項所述之製造半導體裝置的方法，其中該第一型電晶體包括一n型場效電晶體；該第二型電晶體包括一p型場效電晶體；該選擇性形成該第一矽化物層的步驟，包括形成具有一第一功函數的該第一矽化物層；以及該形成該第二矽化物層的步驟，包括形成具有小於該第一功函數的一第二功函數的該第二矽化物層。
  6. 如申請專利範圍第1項至第3項中任一項所述之製造半導體裝置的方法，其中該去除該第一介電層的步驟，包括蝕刻一凹槽(recess)到該第一型電晶體的該源極/汲極區域中。
  7. 如申請專利範圍第1項至第3項中任一項所述之製造半導體裝置的方法，其中形成該第二矽化層的步驟，包括直接沉積該第二矽化層於該第一型電晶體的該源極/汲極區域上，以及其中該方法更包括：形成一第一導電接觸件於該第一矽化物層上；以及形成一第二導電接觸件於該第二矽化物層上。
  8. 一種半導體裝置，包括：一n型場效電晶體，包括：一第一源極/汲極區域；一第一矽化物層，設置於該第一源極/汲極區域上，該第一矽化物層具有一第一功函數；一第一導電接觸件，設置於該第一矽化物層上；以及 一p型場效電晶體，包括：一第二源極/汲極區域；一第二矽化物層，設置於該第二源極/汲極區域上，該第二矽化物層具有大於該第一功函數的一第二功函數；以及一第二導電接觸件，設置於該第二矽化物層上；其中該第一矽化物層具有比該第二矽化物層更高的位置(elevated position)。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該第二矽化物層凹陷到該第二源極/汲極區域中。
  10. 如申請專利範圍第8或9項所述之半導體裝置，其中該n型場效電晶體更包括一介電層，設置於該第一矽化物層和該第一導電接觸件之間；以及其中該n型場效電晶體更包括一磊晶層，設置於該第一源極/汲極區域和該第一矽化物層之間。
  11. 一種半導體裝置，包括：一n型場效電晶體，包括：一第一源極/汲極區域；一第一矽化物層，設置於該第一源極/汲極區域上，該第一矽化物層具有一第一功函數；一第一介電層，設置於該第一矽化物層上；一第一導電接觸件，設置於該第一介電層上；以及一p型場效電晶體，包括：一第二源極/汲極區域；一第二矽化物層，設置於該第二源極/汲極區域上，該第二矽化物層具有大於該第一功函數的一第二功函數；一導電層，設置於該第二矽化物層上； 一第二介電層，設置於該導電層上；以及一第二導電接觸件，設置於該第二介電層上。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該導電層包括一金屬層和一金屬矽化物層，以及其中該第二導電接觸件的一底表面，在垂直方向上具有比該第一導電接觸件的一底表面更高的位置。
  13. 如申請專利範圍第11或12項所述之半導體裝置，其中該第一矽化物層和該第二矽化物層具有不同的幾何輪廓(geometric profile)。
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