TW202123422A - 半導體結構 - Google Patents

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Taiwan
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layer
fin
threshold voltage
gate
concentration
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陳柏寧
旭升 吳
劉昌淼
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種半導體結構的實施例。其結構包括半導體基底；鰭片延伸於半導體基底上，其中鰭片包括位於半導體基底上的第一層，以及位於第一層上的第二層，其中第一層包括具有第一鍺濃度的矽鍺，且其中第二層包括具有第二鍺濃度的矽鍺，第二鍺濃度小於第一鍺濃度；以及閘極堆疊設置於鰭片上。

Description

半導體結構
本發明實施例是關於半導體結構及其形成方法，特別是關於鰭片的形成。
積體電路已進展至具有更小部件尺寸（如16nm、10nm、7nm、和5nm）的先進技術。在這些先進技術中，元件（如電晶體）縮小，且因此誘發各種問題，如接觸部至閘極橋接的疑慮。再者，對於提升元件性能，具有鰭片主動區的立體電晶體是所欲的。那些在鰭片主動區上形成的立體場效電晶體（field effect transistor, FET）也被稱為鰭式場效電晶體（fin field effect transistor, FinFET）。對於短通道控制，具有狹窄鰭片寬度的鰭式場效電晶體是所欲的，導致鰭片主動區的高深寬比（aspect ratio）。相應地，由於閘極金屬和源極∕汲極輪廓設計和尺寸效應降低元件性能，鰭片主動區可具有不均勻的臨界電壓（threshold voltage, Vt）分佈。再者，鰭片主動區可具有不均勻的開通電流分佈，有較高的電流壅擠風險。再者，鰭片主動區可具有在鰭片頂部較高的臨界電壓、較小鰭片寬度的較高臨界電壓、及∕或較大通道長度的較高臨界電壓。因此，有必要用元件結構和鰭片電晶體的方法解決這些疑慮以提升電路性能。
一種半導體結構，包括：半導體基底；鰭片，延伸於半導體基底上，其中鰭片包括位於半導體基底上的第一層，以及位於第一層上的第二層，其中第一層包括具有第一鍺濃度的矽鍺，且其中第二層包括具有第二鍺濃度的矽鍺，第二鍺濃度小於第一鍺濃度；以及閘極堆疊，設置於鰭片上。
一種半導體結構的形成方法，包括：形成第一鰭片層於半導體基底上，其中第一鰭片層包括具有第一鍺濃度的矽鍺；形成第二鰭片層於第一鰭片層上，其中第二鰭片層包括具有第二鍺濃度的矽鍺，第二鍺濃度小於第一鍺濃度；以及圖案化半導體基底，以形成鰭片。
一種半導體結構，包括：半導體基底；鰭片，延伸於半導體基底上，其中鰭片包括：第一層，位於半導體基底上，第一層包括含矽化合物半導體，具有第一濃度的摻質，第二層，位於第一層上，第二層包括含矽化合物半導體，具有第二濃度的摻質，第二濃度小於第一濃度，以及第三層，位於第二層上，第三層包括含矽化合物半導體，具有第一濃度的摻質；以及閘極堆疊，設置於鰭片上。
以下揭露提供了許多的實施例或範例，用於實施本發明的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。
另外，本發明可在各種範例中重複元件符號及/或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及/或配置之間的關係。再者，在本揭露後續形成一部件於、連接至、及∕或耦合至另一部件可包括形成兩個部件直接接觸的實施例，也可包括形成額外的部件插入兩個部件之間，使得兩個部件不直接接觸的實施例。此外，此處可使用空間上相關的用語，例如「低於」、「高於」、「平行於」、「垂直於」、「在…上方」、「上方的」、「在…下方」、「下方的」、「升」、「降」、「頂部」、「底部」等，以及其衍生詞（例如，「平行地」、「往下地」、「往上地」等），以便描述一部件和其他部件之間的關係。空間上相關的用語企圖涵蓋包括這些部件的原件的不同方位。再者，當以「大約」、「約」、和其他用語描述數字的數量和範圍，其用語企圖涵蓋在合理範圍的數字，包括其所述數字，如在所述數字的±10％內，或被本技術領域中具有通常知識者所理解的其他數值。舉例來說，「大約5nm」涵蓋從4.5nm至5.5nm的尺寸範圍。
本揭露提供一種結構及其製作方法以解決臨界電壓（threshold voltage, Vt）分佈和電流密度問題。根據一些實施例，第1A圖是半導體結構100的透視圖，而第1B圖是半導體結構100沿著AA’虛線的側面示意圖。半導體結構100包括半導體基底102，具有形成於其上的各種場效電晶體（field effect transistor, FET）。特別是，半導體結構100包括第一區域102A，具有形成於其上的P型場效電晶體（pFET），以及第二區域102B，具有形成於其上的N型場效電晶體（nFET）。第2圖是根據一些實施例，製作半導體結構（如半導體結構100）的方法200流程圖。第3至16圖是根據一些實施例，在半導體結構100的各種製造階段的透視圖或側面示意圖。半導體結構100和其製作的方法200於下集體敘述，並參考第1至16圖。
參考第1A和1B圖，半導體結構100包括半導體基底102，具有P型場效電晶體的第一區域102A和N型場效電晶體的第二區域102B。半導體結構100包括各種隔離部件104，如淺溝槽隔離（shallow trench isolation, STI）部件。半導體結構100也包括形成於半導體基底102上的各種鰭片主動區106。鰭片主動區106被擠出於隔離部件104上，並被隔離部件104圍繞和彼此隔離。在鰭片主動區106上形成各種鰭式場效電晶體（fin field effect transistor, FinFET）。在本實施例中，P型場效電晶體設置在第一區域102A內的鰭片主動區106上，而N型場效電晶體設置在第二區域102B內的鰭片主動區106上。在鰭片主動區106上形成源極和汲極（source and drain, S/D）108，且在鰭片主動區106上形成閘極堆疊110並設置於對應的源極和汲極108之間。每個閘極堆疊110包括閘極介電層110A和閘極電極110B。也可在閘極堆疊110的側壁上和鰭片主動區106的側壁上進一步形成間隔物112。通道119為鰭片主動區106的一部分，位於對應的閘極堆疊110下方。耦合對應的源極和汲極108、閘極堆疊110、和通道119至場效電晶體。在繪示於第1A和1B圖中的本範例中，第一區域102A包括兩個P型場效電晶體，而第二區域102B包括兩個N型場效電晶體。
半導體結構100更包括層間介電（interlayer dielectric, ILD）層116設置於鰭片主動區106上，且圍繞閘極堆疊110。在第1A圖中的層間介電層116是以虛線所畫，並被繪示為透明以讓各種部件（如閘極堆疊110和鰭片主動區106）有更佳的可視性。由於鰭片主動區106被擠出於隔離部件104上，閘極堆疊110透過鰭片主動區106的側壁和頂面更有效地耦合至對應的通道119，因此提升元件性能。
特別參考第1B圖，鰭片主動區106包括多層鰭片結構124設置於通道119內。多層鰭片結構124在通道119內具有總高度124h。在一些實施例中，總高度124h可約30nm至100nm。在一或多個實施例中，多層鰭片結構124包括三層鰭片124A。之所以被稱為三層鰭片124A是因為具有三個區別的堆疊鰭片層，設置於通道119中，每個鰭片層具有與鄰近鰭片層不同的化學組成。在一些其他實施例中，多層鰭片結構124包括雙層鰭片124B。之所以被稱為雙層鰭片124B是因為在通道119中具有兩個區別的堆疊鰭片層，每個鰭片層具有與鄰近鰭片層不同的化學組成。在第1B圖中，三層鰭片124A和雙層鰭片124B並排繪示，僅為了例示性目的並促進讀者理解。這並非意圖作出超過請求項明確記載以外的限制。可以理解的是，三層鰭片124A和雙層鰭片124B可分開或彼此組合使用。特別的是，在第1B圖中繪示的斷線表示半導體結構100的右邊和左邊可能不會彼此連接。
參考第2圖，半導體結構100係藉由方法200形成。半導體結構100，尤其是多層鰭片結構124，和方法200會進一步於下詳述。藉由施行半導體結構100和其製作的方法200，可消除或減少臨界電壓分佈和電流密度問題。再者，增加在飽和模式的電流，達到沒有交流損失的直流增益。再者，由臨界電壓的均勻度改善以減少汲極導致能障降低（drain-induced barrier lowering, DIBL）。再者，晶片驗收測試（wafer acceptance test, WAT）和技術電腦輔助設計（technology computer-aided design, TCAD）顯示直流增益大於1％，沒有影響邊緣平整（line-end roughness, LER）和總介面缺陷密度（interface trap density, Dit ）。再者，此設計沒有底部電流（bottom off current, Ibof）增加的損失，且避免總臨界電壓位移。在一些實施例中，改善臨界電壓均勻度可包括減少在多層鰭片結構124的一或多個膜層中的局部臨界電壓和總臨界電壓之間的差異。在一些實施例中，改善臨界電壓均勻度可包括減少多層鰭片結構124的局部臨界電壓和總臨界電壓之間的平均差異或累積差異。根據一些實施例，改善臨界電壓均勻度可改善元件性能2％或更多。
鰭式場效電晶體元件已被觀察到並確定具有不均勻臨界電壓分佈的問題。更明確地說，臨界電壓由鰭片頂部到底部持續變化。在一些範例中，局部臨界電壓在鰭片頂部和底部為最大，在鰭片頂部和底部具有相關最低的電流密度。在這樣的範例中，局部臨界電壓在接近鰭片的中段減少至最低的臨界電壓數值，在接近鰭片中段具有相關最高的電流密度。在鰭片頂部的高臨界電壓可能是由於:源極和汲極過於接近、三閘極結構、和在鰭片頂部較薄的鰭片輪廓所導致。透過實驗，發現了解決臨界電壓分佈問題而不增加成本的結構和方法。舉例來說，半導體結構100和其製作的方法200提供多層鰭片結構124組成的可調性。在一些實施例中，多層鰭片結構124可藉由磊晶成長形成，其磊晶成長使用具有含摻質化學品（如N型的磷或P型的硼）的氣流。在一些實施例中，可透過氣流及∕或磊晶成長製程（如使用化學氣相沉積反應室）中的分壓控制以調整摻質濃度。在一些實施例中，可對於三層鰭片124A或雙層鰭片124B的各膜層改變氣體流速及∕或含摻質化學品的分壓。在一些其他實施例中，可持續地改變氣體流速及∕或含摻質化學品的分壓以沿著鰭片創造出持續性的摻質濃度梯度（gradient）。在任何情況下，可藉由僅改變磊晶成長製程中的設定以調整多層鰭片結構124的組成，從而改善臨界電壓均勻度，卻不增加製程成本。
參考第3圖，方法200在方塊202開始，藉由提供半導體基底102。在一些實施例中，半導體基底102包括矽。在一些其他實施例中，半導體基底102可包括鍺、矽鍺、或其他合適的半導體材料。半導體基底102也可替代地以一些其他合適元素半導體（如鑽石或鍺）、合適的化合物半導體（如矽鍺、碳化矽、砷化鎵、砷化銦、或磷化銦）、或合適的合金半導體（如碳化矽鍺、砷磷化鎵、或銦磷化鎵）所形成。
半導體基底102也可包括各種摻質區，如N型井和P型井。在一些實施例中，半導體基底102可包括藉由合適技術，如被稱為分離植入氧氣（separation by implanted oxygen, SIMOX）的技術，所形成用來隔離的埋藏介電材料層。
半導體基底102的組成可以是均勻的，或可包括各種膜層。膜層可具有相似或不同的組成，而在各種實施例中，一些基底膜層具有不均勻的組成以促進元件應變（strain），從而調整元件性能。半導體基底102可包括形成於頂面的磊晶層，如磊晶半導體層覆蓋在主體半導體晶圓上。在各種實施例中，半導體基底102包括一或多個磊晶成長半導體材料。舉例來說，在矽晶圓上磊晶成長矽層。在另一個範例中，在矽晶圓上磊晶成長矽鍺層。而在另一個範例中，在矽晶圓上替代地磊晶成長矽和矽鍺。在一些實施例中，用來磊晶成長的合適沉積製程包括原子層沉積（atomic layer deposition, ALD）、化學氣相沉積（chemical vapor deposition, CVD）、高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition, HDP-CVD）、物理氣相沉積（physical vapor deposition, PVD）、及∕或其他合適沉積製程。可使用這些技術的任一個以成長包括梯級組成的任何組成的半導體層。
在本實施例中，半導體基底102包括鰭片主動區106。在一些實施例中，鰭片主動區106和半導體基底102一起形成，並與半導體基底102相同。在一些其他實施例中，鰭片主動區106係獨立於半導體基底102所形成，且可具有與半導體基底102不同的組成。
參考第4A圖，方法200進行至操作204，藉由在半導體基底102上的P型場效電晶體的第一區域102A和N型場效電晶體的第二區域102B中形成多層鰭片結構124。
更特別地參考第4A圖，方法200進行至操作206，藉由在半導體基底102上沉積第一鰭片層126A。在一些實施例中，可磊晶成長第一鰭片層126A。在一些實施例中，用來磊晶成長的合適沉積製程包括原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、及其他合適沉積製程。第一鰭片層126A可涵蓋合適半導體材料，包括（但不限於）揭露於半導體基底102的材料。第一鰭片層126A在通道119中具有高度126Ah。在一些實施例中，高度126Ah可為總高度124h的25％至35％。在一些實施例中，高度126Ah可約7.5nm至35nm。在一些實施例中，第一鰭片層126A可包括化合物半導體，具有Si-X的化學式，如矽鍺。第一鰭片層126A可具有X濃度126Ac。在一些實施例中，其他有用的化合物半導體可具有Y-X的化學式，其中Y可包括，但不限於，矽、鎵、和銦，而其中X可包括，但不限於，鍺、碳、砷、和磷。
參考第4B圖，繪示了半導體結構100的另一實施例。在此實施例中，方法200進行至操作206，藉由在半導體基底102上沉積第一鰭片層126B。在一些實施例中，可磊晶成長第一鰭片層126B。在一些實施例中，用來磊晶成長的合適沉積製程包括原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、及其他合適沉積製程。第一鰭片層126B可涵蓋合適半導體材料，包括（但不限於）揭露於半導體基底102的材料。第一鰭片層126B在通道119中具有高度126Bh。在一些實施例中，高度126Bh可為總高度124h的30％至60％。在一些實施例中，高度126Bh可約9nm至60nm。在一些實施例中，第一鰭片層126B可包括化合物半導體，具有Si-X的化學式，如矽鍺。第一鰭片層126B可具有X濃度126Bc。在一些實施例中，其他有用的化合物半導體可具有Y-X的化學式，其中Y可包括，但不限於，矽、鎵、和銦，而其中X可包括，但不限於，鍺、碳、砷、和磷。
參考第5A圖，方法200進行至操作208，藉由在第一鰭片層126A上沉積第二鰭片層128A。在一些實施例中，可使用與第一鰭片層126A不同的設定磊晶成長第二鰭片層128A。在一些實施例中，用來磊晶成長的合適沉積製程包括原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、及其他合適沉積製程。第二鰭片層128A可涵蓋合適半導體材料，包括（但不限於）揭露於半導體基底102的材料。第二鰭片層128A在通道119中具有高度128Ah。在一些實施例中，高度128Ah可為總高度124h的40％至60％。在一些實施例中，高度128Ah可約12nm至60nm。在一些實施例中，第二鰭片層128A可包括化合物半導體，具有Si-X的化學式，如矽鍺。第二鰭片層128A可具有X濃度128Ac。在一些實施例中，其他有用的化合物半導體可具有Y-X的化學式，其中Y可包括，但不限於，矽、鎵、和銦，而其中X可包括，但不限於，鍺、碳、砷、和磷。
參考第5B圖，繪示了半導體結構100的另一實施例。在此實施例中，方法200進行至操作208，藉由在第一鰭片層126B上沉積第二鰭片層128B。在一些實施例中，可使用與第一鰭片層126B不同的設定磊晶成長第二鰭片層128B。在一些實施例中，用來磊晶成長的合適沉積製程包括原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、及其他合適沉積製程。第二鰭片層128B可涵蓋合適半導體材料，包括（但不限於）揭露於半導體基底102的材料。第二鰭片層128B在通道119中具有高度128Bh。在一些實施例中，高度128Bh可為總高度124h的40％至70％。在一些實施例中，高度128Bh可約12nm至70nm。在一些實施例中，第二鰭片層128B可包括化合物半導體，具有Si-X的化學式，如矽鍺。第二鰭片層128B可具有X濃度128Bc。在一些實施例中，其他有用的化合物半導體可具有Y-X的化學式，其中Y可包括，但不限於，矽、鎵、和銦，而其中X可包括，但不限於，鍺、碳、砷、和磷。在一些實施例中，第一鰭片層126B可具有第一摻質，不同於第二鰭片層128B的第二摻質。在一些實施例中，第一鰭片層126B可具有第一載子濃度，小於第二鰭片層128B的第二載子濃度。
繼續參考第5B圖，方法200進行至操作212，藉由在雙層鰭片124B進行化學機械平坦化∕拋光（chemical mechanical planarization/polishing, CMP）。化學機械平坦化∕拋光製程可由第二鰭片層128B移除多餘材料，並平坦化雙層鰭片124B的頂面。
參考第6A圖，方法200進行至操作210，藉由在第二鰭片層128A上沉積第三鰭片層130A。在一些實施例中，可使用與第一鰭片層126A和第二鰭片層128A不同的設定磊晶成長第三鰭片層130A。在一些實施例中，用來磊晶成長的合適沉積製程包括原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、及其他合適沉積製程。第三鰭片層130A可涵蓋合適半導體材料，包括（但不限於）揭露於半導體基底102的材料。第三鰭片層130A在通道119中具有高度130Ah。在一些實施例中，高度130Ah可為總高度124h的15％至25％。在一些實施例中，高度130Ah可約4.5nm至25nm。在一些實施例中，第三鰭片層130A可包括化合物半導體，具有Si-X的化學式，如矽鍺。第三鰭片層130A可具有X濃度130Ac。在一些實施例中，其他有用的化合物半導體可具有Y-X的化學式，其中Y可包括，但不限於，矽、鎵、和銦，而其中X可包括，但不限於，鍺、碳、砷、和磷。在一些實施例中，第三鰭片層130A和第一鰭片層126A可具有第一摻質，不同於第二鰭片層128A的第二摻質。在一些實施例中，第一鰭片層126A和第三鰭片層130A可各具有第一摻質濃度，小於第二鰭片層128A的第二摻質濃度。
在一些實施例中，濃度128Ac和濃度128Bc可約10％至30％鍺。關於三層鰭片124A，在一些實施例中，濃度126Ac和濃度130Ac可超過濃度128Ac約3％至5％。關於雙層鰭片124B，在一些實施例中，濃度126Bc可超過濃度128Bc約3％至5％。在一些實施例中，濃度128Ac和濃度128Bc可約10％至30％鍺，且濃度126Ac、濃度126Bc、和濃度130Ac可約13％至35％鍺。在一些實施例中，濃度126Ac和濃度130Ac可實質上彼此相等。在一些實施例中，濃度126Ac和濃度130Ac可為彼此的1％內。
基於實驗，已確認三層鰭片124A和雙層鰭片124B的上述濃度和組成，對於解決臨界電壓分佈和電流密度問題是關鍵的。具體而言，關於三層鰭片124A，在第二鰭片層128A中的鍺濃度之上，增加第一鰭片層126A和第三鰭片層130A中的鍺濃度3％至5％，改善了臨界電壓分佈和電流密度均勻度。由於矽和鍺具有不同的功函數（和不同的電子親和性和能隙），且矽鍺具有介於矽和鍺之間的功函數，增加鍺濃度可造成臨界電壓減少。由增加鍺含量造成這樣的臨界電壓減少可改善臨界電壓分佈，此臨界電壓分佈是關於單層鰭片的多個部分具有大於總臨界電壓的局部臨界電壓。這樣的效應會參考第17A-17C圖於下更加詳述。
在一些實施例中，多層鰭片結構124可包括四個或更多膜層。額外膜層可改善臨界電壓均勻度的微調。在一些實施例中，多層鰭片結構124可包括含量及∕或濃度的梯度介於膜層之間及∕或膜層之內。在一些實施例中，多層鰭片結構124可包括摻質，包括但不限於，矽、鍺、砷、磷、硼、氫、碳、或其組合。在一些實施例中，在N型場效電晶體中的一或多個膜層可包括有機矽或磷摻雜矽，而P型場效電晶體中的一或多個膜層可包括鍺或硼摻雜矽鍺。在一些實施例中，N型場效電晶體的碳或磷摻雜可提供臨界電壓的調整。在一些實施例中，一或多個膜層可包括不同的摻質。在一些實施例中，膜層可原位摻雜。在一些其他實施例中，可藉由離子植入處理膜層，以導入摻質。摻質種類和濃度的選擇可使臨界電壓調整。在一些實施例中，可藉由製程（包括但不限於，磊晶成長、化學氣相沉積、物理氣相沉積、原子層沉積）沉積多層鰭片結構124的膜層。在一些實施例中，膜層可包括含矽化合物半導體，包括在每個膜層中不同濃度的一或多個摻質或元素。在一些實施例中，通道結構可與所繪示的結構不同，包括但不限於，平坦式、多閘極式、全繞式閘極（gate-all-around, GAA）、Ω閘極、或Π閘極元件。在一些實施例中，鰭片輪廓和源極∕汲極108設計可使性能進一步提升。在一些實施例中，減少鄰近三閘極的頂部的第二鰭片層128B和第三鰭片層130A厚度可增加臨界電壓並降低臨界電壓均勻度。在一些實施例中，增加頂部的第二鰭片層128B和第三鰭片層130A厚度可減少臨界電壓並改善臨界電壓均勻度。
根據各種實施例，以上的三層鰭片124A和雙層鰭片124B設計包括各種膜層的相關高度、含量、和摻質濃度，藉由實驗確定以得到較大的臨界電壓和電流密度均勻度。然而，這種多層鰭片結構124設計特徵並非意圖作出超過請求項明確記載以外的限制。
繼續參考第6A圖，方法200進行至操作212，藉由在三層鰭片124A進行化學機械平坦化∕拋光製程。化學機械平坦化∕拋光製程可由第三鰭片層130A移除多餘材料，並平坦化三層鰭片124A的頂面。
參考第7A圖，方法200進行至操作214，藉由在三層鰭片124A上沉積硬遮罩層114。硬遮罩層114係在形成三層鰭片124A期間用作蝕刻遮罩。硬遮罩層114可包括任何具有蝕刻選擇比的合適材料，如氧化矽（silicon oxide）、氮化矽（silicon nitride）、碳化矽（silicon carbide）、氧氮化矽（silicon oxynitride）、其他合適材料、及∕或其組合。在一些實施例中，硬遮罩層114包括多膜層，如氧化矽和氮化矽。
參考第7B圖，繪示了半導體結構100的另一個實施例。在此實施例中，方法200進行至操作214，藉由在雙層鰭片124B上沉積硬遮罩層114。在這實施例中，操作214可涵蓋從第7A圖中類似結構的詳細描述，但不以此為限。
參考第8A圖，方法200進行至操作216，藉由圖案化硬遮罩層114以形成圖案化後的硬遮罩層115。在一些實施例中，圖案化製程包括藉由微影製程在硬遮罩層114上形成圖案化後的阻劑層，和使用圖案化後的阻劑層作為蝕刻遮罩以蝕刻硬遮罩層114。圖案化後的硬遮罩層115定義了三層鰭片124A的輪廓。可在硬遮罩層114上形成用來定義三層鰭片124A輪廓的光阻（或阻劑）層。阻劑層包括光敏材料，當暴露於光線中（如紫外線（ultraviolet, UV）、深紫外線（deep ultraviolet, DUV）、或極紫外線（extreme ultraviolet, EUV）），使膜層歷經性質改變。這樣的性質改變可使顯影製程得以選擇性地移除阻劑層的曝光或未曝光的部分。這個形成圖案化後的阻劑層的步驟也被稱作微影圖案化或微影製程。在一實施例中，圖案化阻劑層，使部分光阻材料透過微影圖案化製程設置於半導體結構100上。在圖案化阻劑層之後，在半導體結構100上進行蝕刻製程以顯露硬遮罩層114，從而將開口從阻劑層移轉至硬遮罩層114。在藉由濕剝離或電漿灰化以圖案化硬遮罩層114之後，可移除剩餘的阻劑層。在一些範例中，微影製程包括旋轉塗布（spin-on coating）阻劑層、阻劑層的軟烤、遮罩對準、曝光、曝光後烘烤、阻劑層顯影、清洗、和烘乾（如硬烤）。替代地，可藉由其他方法（如無遮罩光微影、電子光束寫入、和離子光束寫入）實行、補充、或替代微影製程。為了圖案化硬遮罩層114的蝕刻製程可包括濕蝕刻、乾蝕刻、或其組合。蝕刻製程可包括多個蝕刻步驟。
參考第8B圖，繪示了半導體結構100的另一個實施例。在此實施例中，方法200進行至操作216，藉由圖案化硬遮罩層114以形成圖案化後的硬遮罩層115。在此實施例中，操作216可涵蓋從第8A圖中類似結構的詳細描述，但不以此為限。
參考第9A圖，方法200進行至操作218，藉由使用圖案化後的硬遮罩層115作為蝕刻遮罩蝕刻鰭片主動區106以形成三層鰭片124A。蝕刻製程在半導體結構100中形成溝槽118。蝕刻製可包括任何合適的蝕刻方式，如乾蝕刻、濕蝕刻、及∕或其他方法（如反應式離子蝕刻（reactive ion etching, RIE））。在一些實施例中，蝕刻製程包括多個具有不同蝕刻化學品的蝕刻步驟，用來蝕刻半導體結構100以形成溝槽118，具有用來改善元件性能和圖案密度的特定溝槽輪廓。在一些範例中，可藉由使用氟基蝕刻劑的乾蝕刻製程以蝕刻鰭片主動區106的半導體材料。明確地說，控制用於基底的蝕刻製程，使得半導體基底102部分蝕刻。這可藉由控制蝕刻時間或藉由控制其他蝕刻參數以達成。在蝕刻製程後，鰭片主動區106由半導體基底102延伸。
參考第9B圖，繪示了半導體結構100的另一個實施例。在此實施例中，方法200進行至操作218，藉由使用圖案化後的硬遮罩層115作為蝕刻遮罩蝕刻鰭片主動區106以形成雙層鰭片124B。在此實施例中，操作218可涵蓋從第9A圖中類似結構的詳細描述，但不以此為限。
參考第9C圖，三層鰭片124A和雙層鰭片124B並排繪示，僅為了例示性目的並促進讀者理解。這並非意圖作出超過請求項明確記載以外的限制。可以理解的是，三層鰭片124A和雙層鰭片124B可分開或彼此組合使用。
參考第10圖，方法200進行至操作220，藉由在溝槽118中形成各種淺溝槽隔離部件104。在操作220中，藉由以一或多個介電材料填充溝槽118以形成淺溝槽隔離部件104。在本實施例中，藉由化學氣相沉積或原子層沉積在溝槽118的側壁和底面上沉積襯物材料層104A（如氮化矽）以防止鰭片主動區106的氧化。此後，在溝槽118中填充一或多個介電材料以形成淺溝槽隔離部件104。合適的填充介電材料包括半導體氧化物、半導體氮化物、半導體氧氮化物、氟矽酸玻璃（fluorinated silica glass, FSG）、低介電常數（low-k）介電材料、及∕或其組合。在各種實施例中，使用高密度電漿化學氣相沉積製程、低氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition, SACVD）製程、高深寬比製程（high-aspect ratio process, HARP）、流動性化學氣相沉積（flowable chemical vapor deposition, FCVD）、及∕或旋轉塗布製程沉積介電材料。
操作220可進一步包括化學機械平坦化∕拋光製程以移除多餘的介電材料並平坦化半導體結構100的頂面。化學機械平坦化∕拋光製程可使用圖案化後的硬遮罩層115作為拋光停止層以防止拋光包括多層鰭片結構124的鰭片主動區106。操作220可進一步包括蝕刻製程以選擇性地凹蝕淺溝槽隔離部件104，使鰭片主動區106被擠出於淺溝槽隔離部件104頂面上。在對應的化學機械平坦化∕拋光製程和蝕刻製程期間，也移除襯物材料層104A於凹蝕後的淺溝槽隔離部件104上的部分。
硬遮罩層114的功能係作為在操作218期間的蝕刻遮罩和在操作220期間的拋光停止層以形成多層鰭片結構124和淺溝槽隔離部件104。操作220可進一步包括藉由合適的化學機械平坦化∕拋光或蝕刻製程以移除硬遮罩層114。
在通道119中的鰭片層高度標示於第10圖中。在一些實施例中，三層鰭片124A包括具有高度126Ah的第一鰭片層126A、具有高度128Ah的第二鰭片層128A、和具有高度130Ah的第三鰭片層130A。三層鰭片124A的總高度是124h。在一些其他實施例中，雙層鰭片124B包括具有高度126Bh的第一鰭片層126B和具有高度128Bh的第二鰭片層128B。雙層鰭片124B的總高度是124h。以上膜層的個別高度和每個膜層與上列總高度之間的比例適用在於此所述的所有實施例中。
在一些實施例中，多層鰭片結構124具有像第10圖所繪示的輪廓，其中鰭片的寬度由底部至頂部遞減，而多層鰭片結構124的頂面為圓化的。在其他實施例中，頂面可為方形的，如第9C圖所繪示的頂面，被圖案化後的硬遮罩層115所覆蓋。在一些實施例中，在多層鰭片結構124頂部的第一寬度與在多層鰭片結構124底部的第二寬度之間的比例範圍係約從0.4至1.0，而更明確地說，從0.4至0.6。
參考第11圖，方法200進行至操作222，藉由在鰭片主動區106和淺溝槽隔離部件104上形成各種虛置閘極120。在本實施例中，虛置閘極120具有拉長的形狀，且導向於Y方向，而鰭片主動區106導向於X方向。每個虛置閘極120可設置於多個鰭片主動區106上。在各種實施例中，在鰭片主動區106上形成一些虛置閘極120或其部分，且在淺溝槽隔離部件104上形成一些虛置閘極120或其部分。在一些實施例中，可在鰭片主動區106的一端設置虛置閘極120，使得虛置閘極120部分落在鰭片主動區106上，且部分落在淺溝槽隔離部件104上。在這樣的實施例中，配置邊緣以減少邊緣效應並改善整體元件性能。
每個虛置閘極120可包括多晶矽，且可額外地包括位於多晶矽下方的氧化矽。虛置閘極120的形成包括沉積閘極材料（包括本範例中的多晶矽）；以及藉由微影圖案化和蝕刻以圖案化閘極材料。可在閘極材料上形成閘極硬遮罩122，並用來作為在虛置閘極120形成期間的蝕刻遮罩。閘極硬遮罩122可包括具有蝕刻選擇比的任何合適材料，如氧化矽、氮化矽、碳化矽、氧氮化矽、其他合適材料、及∕或其組合。在一實施例中，閘極硬遮罩122包括多層膜，如氧化矽和氮化矽。在一些實施例中，為了形成虛置閘極120的圖案化製程包括藉由微影製程在閘極硬遮罩122上形成圖案化後的阻劑層；使用圖案化後的阻劑層作為蝕刻遮罩以蝕刻閘極硬遮罩122；以及使用圖案化後的閘極硬遮罩122作為蝕刻遮罩以蝕刻閘極材料以形成虛置閘極120。
在虛置閘極120的側壁和鰭片主動區106的側壁上形成一或多個閘極側壁部件（或間隔物）112。間隔物112可用來位移後續形成的源極和汲極部件，且可用來約束或修改源極和汲極部件的結構輪廓。間隔物112可包括任何合適介電材料，如半導體氧化物、半導體氮化物、半導體碳化物、半導體氧氮化物、其他合適介電材料、及∕或其組合。間隔物112可具有多層膜，如兩層膜（氧化矽膜和氮化矽膜）或三層膜（氧化矽膜、氮化矽膜、和氧化矽膜）。間隔物112的形成包括沉積和非等向性蝕刻（如乾蝕刻）。
針對各種場效電晶體在鰭片主動區106中配置虛置閘極120，因此對應的場效電晶體也被稱為鰭式場效電晶體。在本範例中，場效電晶體包括在第一區域102A內的P型場效電晶體和在第二區域102B內的N型場效電晶體。在其他範例中，配置場效電晶體以形成邏輯電路、記憶電路（如一或多個靜態隨機存取記憶體（static random-access memory, SRAM）單元）、或其他合適電路。
參考第12圖，方法200進行至操作224，藉由形成各種源極和汲極108於個別鰭式場效電晶體。源極和汲極108可包括輕摻雜汲極（light doped drain, LDD）部件和重摻雜源極和汲極。每個場效電晶體包括一個源極和汲極形成在個別鰭片主動區106上，並藉由虛置閘極120插入源極和汲極之間。在鰭片主動區106中位於虛置閘極120下方並橫跨於每個源極和汲極108之間的部分形成通道119。
可藉由選擇性磊晶成長形成凸起的源極和汲極108，以達到具有提升載子遷移率和元件性能的應變效應。虛置閘極120和間隔物112限縮在源極和汲極區域內選擇性成長且具有適當的輪廓的源極和汲極108。在一些實施例中，藉由一或多個磊晶製程形成源極和汲極108，其中在鰭片主動區106上成長於結晶狀態的矽部件、矽鍺部件、有機矽部件、及∕或其他合適部件。替代地，在磊晶成長前，運用蝕刻製程凹蝕源極和汲極區域。合適的磊晶製程包括化學氣相沉積方式（如氣相磊晶（vapor-phase epitaxy, VPE）及∕或超高真空化學氣相沉積（ultra-high vacuum chemical vapor deposition, UHVCVD）、分子束磊晶（molecular beam epitaxy, MBE）、及∕或其他合適製程）。磊晶製程可使用氣態及∕或液態前驅物（precursor），與鰭片主動區106的含量互動。在一些實施例中，鄰近的源極和汲極108可成長至合併在一起以提供越多接觸面積並減少接觸阻值。可藉由控制磊晶成長製程達成。
可在磊晶製程期間，藉由導入摻雜種（doping species）以原位摻雜源極和汲極108，其摻雜種包括P型摻質（如硼或二氟化硼）、N型摻質（如磷或砷）、及∕或其他合適摻質包括其組合。若不是原位摻雜源極和汲極108，則進行植入製程以導入對應摻質於源極和汲極108中。在一實施例中，在N型場效電晶體中的源極和汲極108包括有機矽或磷摻雜矽，而在P型場效電晶體中的源極和汲極108包括鍺或硼摻雜矽鍺。在一些其他實施例中，凸起的源極和汲極108包括多於一種半導體材料層。舉例來說，在基底上於源極和汲極區域內磊晶成長矽鍺層，且在矽鍺層上磊晶成長矽層。可在其後進行一或多個退火製程（annealing process）以啟用源極和汲極108。合適的退火製程包括快速熱退火（rapid thermal annealing, RTA）、雷射退火製程（laser annealing process）、其他合適退火方式或其組合。
源極和汲極108設置在虛置閘極120的兩側上。通道119位於對應的閘極堆疊110下方，並插入對應的源極和汲極108之間，且具有適當摻雜濃度和摻雜輪廓。舉例來說，通道119為P型摻雜（或N型摻雜），而對應的源極和汲極108為N型摻雜（或P型摻雜）。在一或多個實施例中，源極和汲極108不被通道119中的摻質（如鍺）所影響。在一些實施例中，源極和汲極108為高摻雜。可透過一或多個步驟形成通道119以藉由植入法導入合適摻質。根據於此所述的各種實施例，通道119包括所建構的多層鰭片結構124。
參照第13圖，方法200進行置操作226，藉由在半導體基底102上形成層間介電層116，覆蓋源極和汲極108。在第13圖中的層間介電層116是以虛線所畫，並被繪示為透明以讓各種部件（如鰭片主動區106、多層鰭片結構124、虛置閘極120、和源極和汲極108）嵌入於層間介電層116中，並有更佳的可視性。層間介電層116圍繞虛置閘極120，允許移除虛置閘極120，並在所得的空腔（或被稱為閘極溝槽）中形成替換閘極。於是，在這樣的實施例中，在形成層間介電層116後移除虛置閘極120。層間介電層116也是電性互連結構的一部分，其電性互連半導體結構100的各種部件。在這樣的實施例中，層間介電層116作為絕緣體，支撐並隔離導電線。層間介電層116包括任何合適介電材料，如半導體氧化物、半導體氮化物、半導體氧氮化物、其他合適介電材料、或其組合。在一些實施例中，層間介電層116包括低介電常數介電材料（具有小於氧化矽的介電常數）。層間介電層116的形成可包括沉積法和化學機械平坦化∕拋光以提供平坦化的頂面。可藉由化學機械平坦化∕拋光製程或藉由後續的蝕刻製程移除閘極硬遮罩122。
參考第14圖的透視圖，方法200進行至針對閘極替換的操作228。移除虛置閘極120，並由具有高介電常數（high-k）介電材料和金屬的閘極堆疊110所替換，因此也被稱作高介電常數金屬閘極堆疊110。閘極替換製程可包括蝕刻、沉積、和拋光。在本實施例中，藉由蝕刻選擇性地移除虛置閘極120，獲得閘極溝槽。然後，在閘極溝槽中沉積如高介電常數介電材料和金屬的閘極材料以形成高介電常數金屬閘極堆疊110。進一步施行化學機械平坦化∕拋光製程以拋光並由半導體結構100移除多餘的閘極材料。
藉由如閘極後製製程或高介電常數後製製程的合適步驟，在閘極溝槽中形成閘極堆疊110。儘管可以理解的是，閘極堆疊110可具有任何合適的閘極結構，且可藉由任何合適步驟所形成。在半導體基底102上形成閘極堆疊110，並覆蓋鰭片主動區106的通道119。閘極堆疊110包括閘極介電層110A和設置在閘極110A上的閘極電極110B。在本實施例中，閘極介電層110A包括高介電常數介電材料，而閘極電極110B包括金屬或金屬合金。在一些範例中，閘極介電層110A和閘極電極110B可各具有數個次層。高介電常數介電材料可包括金屬氧化物、金屬氮化物、如LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物 (SiON)、或其他合適介電材料。閘極電極可包括鈦、銀、鋁、TiAlN、TaC、TaCN、TaSiN、錳、鋯、TiN、TaN、釕、鉬、WN、銅、鎢、鈷、或任何合適導電材料。在一些實施例中，具有個別功函數的N型場效電晶體和P型場效電晶體使用不同金屬材料以提升元件性能。
第15A圖是根據一些實施例，建構出第14圖的半導體結構100沿著AA’虛線段所繪示的三層鰭片124A的側面示意圖。第16A圖是是根據一些實施例，建構出第14圖的半導體結構100沿著BB’虛線所繪示的三層鰭片124A的側面示意圖。參考第15A圖和第16A圖，於操作228，閘極替換製程可包括在鰭片主動區106的側壁上形成間隔物132。閘極替換製程可進一步包括在鰭片主動區106和間隔物132上形成閘極介電層110A。閘極替換製程可進一步包括在閘極介電層110A上的閘極電極110B。在一些實施例中，閘極介電層110A可包括在三層鰭片124A上的介面層134。在一些實施例中，閘極介電層110A也可包括在介面層134和間隔物132上的高介電常數介電材料層136。介面層134可包括氧化矽、氮化矽、氧氮化矽、及∕或其他合適材料。可藉由合適方法（如原子層沉積、化學氣相沉積、臭氧氧化（ozone oxidation）等）沉積介面層134。可藉由合適方式（如原子層沉積、化學氣相沉積、金屬有機化學氣相沉積（metal-organic chemical vapor deposition, MOCVD）、物理氣相沉積、熱氧化（thermal oxidation）、其組合、及∕或其他合適方式）在介面層134上（若介面層存在）沉積高介電常數介電材料層136。
第15B圖是根據一些實施例，建構出第14圖的半導體結構100沿著AA’虛線所繪示的雙層鰭片124B的側面示意圖。第16B圖是是根據一些實施例，建構出第14圖的半導體結構100沿著BB’虛線所繪示的雙層鰭片124B的側面示意圖。參照第15B圖和第16B圖，於操作228，閘極替換製程可包括形成間隔物132、閘極介電層110A、和閘極電極110B。在此實施例中，操作228可涵蓋從第15A圖和第16A圖中類似結構的詳細描述，而不以此為限。
如第16A圖和第16B圖所示，可於各源極和汲極108和各多層鰭片結構124之間形成側向介面或邊界區。在一些實施例中，介面對於鰭片結構可具有低敏感度，意思是針對多層鰭片結構124，相較於單層鰭片，介面和關於介面的臨界電壓的數值實質上可未改變。
第17A圖是臨界電壓與位置的關係圖，以顯示具代表性的三層鰭片124A沿著鰭片輪廓所繪示的臨界電壓分佈（以曲線150代表）。關係圖繪示沿著垂直軸線的垂直位置，和沿著水平軸線的臨界電壓。明確地說，曲線150繪示沿著鰭片輪廓在不同位置的局部臨界電壓，其中局部臨界電壓代表在每個位置量測的或計算的臨界電壓數值。另一方面，總臨界電壓代表對於整體三層鰭片124A所量測的總和或有效的臨界電壓。總臨界電壓以垂直虛線代表。如在底部所標示，曲線150於總臨界電壓左側的部分具有小於總臨界電壓的局部臨界電壓，而曲線150於總臨界電壓右側的部分具有大於總臨界電壓的局部臨界電壓。想當然而，在曲線150上相交於總臨界電壓的點具有與總臨界電壓相等的局部臨界電壓。在一些實施例中，改善臨界電壓的分佈可涉及減少曲線150和總臨界電壓之間的整體偏差，使得局部臨界電壓更均勻地匹配沿著鰭片輪廓的總臨界電壓。在一些實施例中，曲線150描繪有利的臨界電壓分佈，與總臨界電壓具有有限的偏差，並總體而言圍繞總臨界電壓。
第17A圖也包括對應前述臨界電壓分佈的電流密度熱源圖。為了例示性目的，於三層鰭片124A的側面示意圖上繪示熱源圖。熱源圖是根據由對於相對較高電流密度的深灰色至對於相對較低電流密度的白色的色階範圍，繪示電流密度對位置的差異。如第17A圖所示，臨界電壓和電流密度呈反比，意思是隨著臨界電壓增加，例如朝著三層鰭片124A的頂部138，電流密度減少，如熱源圖中較淡陰影所示。同樣地，隨著臨界電壓減少，例如遠離三層鰭片124A的基部140，電流密度增加，如熱源圖中較深陰影所示。在一些實施例中，電流密度熱源圖描繪有利的電流密度分佈，具有高度顏色均勻度和且大致集中在色階的中段。
第17B圖是臨界電壓與位置的關係圖，以顯示具代表性的雙層鰭片124B沿著鰭片輪廓所繪示的臨界電壓分佈（以曲線160代表）。在一些實施例中，曲線160描繪的臨界電壓分佈比三層鰭片124A的曲線150所描繪的臨界電壓分佈較為不利。換句話說，曲線160與總臨界電壓之間的差異比曲線150與總臨界電壓之間的差異大。
第17C圖是臨界電壓與位置的關係圖，以顯示具代表性的單層鰭片沿著鰭片輪廓所繪示的臨界電壓分佈（以曲線170代表）。在一些實施例中，曲線170描繪的臨界電壓分佈分別比三層鰭片124A的曲線150和雙層鰭片124B的曲線160所描繪的臨界電壓分佈較為不利。換句話說，曲線170與總臨界電壓之間的差異比曲線150和曲線160與總臨界電壓之間的差異大。
在消除或減少上述的臨界電壓分佈和電流密度的問題上，每個鰭片層的高度相對於總鰭片高度具有關鍵重要性。如此處所述，在一些實施例中，使用較少量的膜層（小於或等於五層），舉例來說，在三層鰭片124A中的三個膜層或雙層鰭片124B中的兩個膜層，可減少製造成本和複雜性。然而，這樣可能會限制基於鰭片材料組成和摻質性質本身改善或優化臨界電壓分佈的能力。在這樣的情況下，鰭片層高度和總高度的比例是重要且關鍵的設計特徵。鰭片層高度的重要性可使用上述的臨界電壓分佈關係圖所繪示。在一些實施例中，可對應在第17C圖中代表單層鰭片的曲線170建立臨界電壓分佈的基準條件。從底部開始，曲線170的第一部分（也就是單層鰭片層的第一部分）具有大於總臨界電壓的局部臨界電壓。往上移動，在曲線170跨過代表總臨界電壓的虛線後，單層鰭片的第二部分具有小於總臨界電壓的局部臨界電壓，而在曲線170第二次跨過虛線後，單層鰭片的第三部分再一次具有大於總臨界電壓的局部臨界電壓，如第一部分。
遵循著為了在基準條件之上改善臨界電壓分佈，可建構多層鰭片結構124具有三層，如在第17A圖中代表三層鰭片124A的曲線150，其中每個膜層具有與每個鄰近膜層不同的組成。再者，如三層鰭片124A的側面示意圖所示，可建構各膜層（126A、128A、130A）的高度（126Ah、128Ah、130Ah），使得鄰近膜層之間的各個介面對應於曲線150跨過總臨界電壓的位置。這樣的設計策略可適用於其他多層鰭片結構124具有任何大於一的數量的膜層。在一些實施例中，多層鰭片結構124可更明確地介於二至五個膜層的範圍。
基於實驗，已確定參照三層鰭片124A和雙層鰭片124B所述之鰭片層高度，對於解決臨界電壓分佈和電流密度問題是關鍵的。關於三層鰭片124A，關鍵範圍可包括第一鰭片層126A的高度126Ah為總高度124h的25％至35％、第二鰭片層128A的高度128Ah為總高度124h的40％至60％、以及第三鰭片層130A的高度130Ah為總高度124h的15％至25％。關於雙層鰭片124B，關鍵範圍可包括第一鰭片層126B的高度126Bh為總高度124h的30％至60％、以及第二鰭片層128B的高度128Bh為總高度124h的40％至70％。
方法200可包括在上述操作之前、之中、或之後施行其他製造製程230。舉例來說，方法200可包括在閘極堆疊110頂部上形成保護層的操作，以保護閘極堆疊110免於後續製程的損害。保護層可包括與層間介電層的介電材料不同的合適材料，以在蝕刻製程期間達到蝕刻選擇比，以形成接觸開口。在一些實施例中，保護層包括氮化矽。在其他範例中，方法200包括在半導體基底102上形成互連結構以連接各種場效電晶體和其他元件至電路中。互連結構包括透過合適製程的接觸部、導孔、和金屬線。在銅互連中，導電部件包括銅，且可進一步包括阻障層。銅互連結構透過鑲嵌製程形成銅互連結構。鑲嵌製程包括沉積層間介電層、圖案化層間介電層以形成溝槽、沉積各種材料（如阻障層和銅）、以及進行化學機械平坦化∕拋光製程。鑲嵌製程可為單鑲嵌製程或雙鑲嵌製程。銅的沉積可包括物理氣相沉積以形成晶種層，和電鍍以在銅晶種層上形成主體銅。可使用其他金屬（如釕、鈷、鎢、鋁）以形成互連結構。在一些實施例中，在接觸孔中填充導電材料前，可在源極和汲極108上形成矽化物以進一步減少接觸阻值。矽化物包括矽和金屬，如鈦矽化物、鉭矽化物、鎳矽化物、或鈷矽化物。可藉由被稱作自我對準矽化物（或矽化金屬）製程形成矽化物。製程包括金屬沉積、退火以使金屬和矽反應、以及蝕刻以移除未反應的金屬。在一些其他實施例中，可使用一些其他金屬（如釕或鈷）作為接觸部及∕或導孔。
本揭露提供具有鰭式場效電晶體的半導體結構和其製作的方法以減少臨界電壓分佈和電流密度的問題。在所揭露的方法中，在基底上形成多層鰭片。半導體結構包括半導體基底；延伸於半導體基底上的鰭片，其中鰭片包括位於半導體基底上的第一層，以及位於第一層上的第二層，其中第一層包括具有第一鍺濃度的矽鍺，且其中第二層包括具有第二鍺濃度的矽鍺，第二鍺濃度小於第一鍺濃度；以及設置於鰭片上的閘極堆疊。
因此，根據一些實施例，本揭露提供一種半導體結構的製造方法。方法包括於半導體基底上形成第一鰭片層，其中第一鰭片層包括具有第一鍺濃度的矽鍺；於第一鰭片層上形成第二鰭片層，其中第二鰭片層包括具有第二鍺濃度的矽鍺，第二鍺濃度小於第一鍺濃度；以及圖案化半導體基底以形成鰭片。
根據一些實施例，本揭露提供一種半導體結構。半導體結構包括半導體基底；延伸於半導體基底上的鰭片，其中鰭片包括：位於半導體基底上的第一層，第一層包括含矽化合物半導體，具有第一濃度的摻質；位於第一層上的第二層，第二層包括含矽化合物半導體，具有第二濃度的摻質，第二濃度小於第一濃度；以及位於第二層上的第三層，第三層包括含矽化合物半導體，具有第一濃度的摻質；以及設置於鰭片上的閘極堆疊。
以上概述數個實施例之部件。在所屬技術領域中具有通常知識者應理解，他們能輕易地以本揭露為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
100:半導體結構 102:半導體基底 102A:第一區域 102B:第二區域 104:（淺溝槽）隔離部件 104A:襯物材料層 106:鰭片主動區 108:源極和汲極 110:（高介電常數金屬）閘極堆疊 110A:閘極介電層 110B:閘極電極 112,132:間隔物 114:硬遮罩層 115:圖案化後的硬遮罩層 116:層間介電層 118:溝槽 119:通道 120:虛置閘極 122:閘極硬遮罩 124:多層鰭片結構 124A:三層鰭片 124B:雙層鰭片 124h:總高度 126A,126B:第一鰭片層 126Ac,126Bc:（X）濃度 126Ah,126Bh:高度 128A,128B:第二鰭片層 128Ac,128Bc:（X）濃度 128Ah,128Bh:高度 130A:第三鰭片層 130Ac:（X）濃度 130Ah:高度 134:介面層 136:高介電常數介電材料層 138:頂部 140:基部 150,160,170:曲線 200:方法 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230:操作（方塊） AA’,BB’:虛線
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A圖是根據各種實施例，建構出半導體結構的透視圖。 第1B圖是根據各種實施例，建構出第1A圖的半導體結構沿著AA’線段的側面示意圖。 第2圖是根據本發明一些實施例中的各種面向，建構出製作半導體結構方法的流程圖。 第3、4A、4B、5A、5B、6A、7A、7B、8A、8B、9A、9B、9C、10、和11圖是根據各種實施例，建構出在半導體結構的各種製造階段的側面示意圖。 第12、13、和14圖是根據各種實施例，建構出在半導體結構的各種製造階段的透視圖。 第15A和15B圖是根據一些實施例，建構出第14圖的半導體結構沿著AA’線段的側面示意圖。 第16A和16B圖是根據一些實施例，建構出第14圖的半導體結構沿著BB’線段的側面示意圖。 第17A圖包括臨界電壓與位置的關係圖以及其對應的電流密度熱源圖，以顯示根據一些實施例具代表性的三層鰭片沿著鰭片輪廓所繪示的臨界電壓分佈和電流密度。 第17B和17C圖繪示出臨界電壓與位置的關係圖，以顯示根據一些實施例分別具代表性的雙層和對單層鰭片沿著各別鰭片輪廓所繪示的臨界電壓分佈。
無
100:半導體結構
102:半導體基底
102A:第一區域
104:(淺溝槽)隔離部件
104A:襯物材料層
106:鰭片主動區
110:(高介電常數金屬)閘極堆疊
110A:閘極介電層
110B:閘極電極
112:間隔物
116:層間介電層
119:通道
124A:三層鰭片
124B:雙層鰭片
124h:總高度

Claims (1)

  1. 一種半導體結構，包括： 一半導體基底； 一鰭片，延伸於該半導體基底上，其中該鰭片包括位於該半導體基底上的一第一層，以及位於該第一層上的一第二層，其中該第一層包括具有一第一鍺濃度的矽鍺，且其中該第二層包括具有一第二鍺濃度的矽鍺，該第二鍺濃度小於該第一鍺濃度；以及 一閘極堆疊，設置於該鰭片上。
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