TWI728413B - 半導體裝置與半導體結構之形成方法、以及半導體裝置 - Google Patents

半導體裝置與半導體結構之形成方法、以及半導體裝置 Download PDF

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王志豪
徐繼興
沈澤民
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Abstract

本發明實施例提供包含具有從基底延伸之第一鰭片及第二鰭片之基底之場效電晶體的形成方法與裝置。將高介電常數閘極介電層及鐵電絕緣體層沉積於第一鰭片及第二鰭片之上。在一些實施例中，將虛設閘極層沉積在位於第一鰭片及第二鰭片之上的鐵電絕緣體層之上，以形成第一閘極堆疊於第一鰭片之上並形成第二閘極堆疊於第二鰭片之上。接著移除第一閘極堆疊之虛設閘極層（維持此鐵電絕緣體層）以形成第一溝槽。並且移除第二閘極堆疊之虛設閘極層以及此鐵電絕緣體層以形成第二溝槽。形成至少一金屬閘極層於此第一溝槽及此第二溝槽中。

Description

半導體裝置與半導體結構之形成方法、以及半導體裝置
本發明實施例是關於半導體技術，特別是關於一種包含負電容場效電晶體(NCFETs)之半導體結構。
半導體積體電路工業經歷了快速的成長。在積體電路材料與設計中技術的進展，創造了積體電路的世代，其中每一世代皆具有比前一世代更小且更複雜的電路。在積體電路的演進過程中，當幾何尺寸(即可使用生產製程創建的最小組件(或線))降低時，功能密度(即單位晶片面積之互連裝置的數量)通常會增加。
電晶體通常是作為半導體製造之一部分所形成的電路組件或元件。場效電晶體(field effect transistor，FET)是一種電晶體類型。一般來說，電晶體包含形成在源極區和汲極區之間的閘極堆疊。一種新興趨勢是提供用作為負電容裝置使用的場效電晶體。負電容裝置是當施加的電壓增加時電荷下降的裝置。負電容裝置用於控制(例如降低)次臨界擺幅(subthreshold swing)，此可改善功率耗散性能(power dissipation performance)。實際上，負電容裝置的一個優點是可以實現低於每10倍60毫伏特(sub-60mV/decade)的次臨界擺幅(低於場效電晶體的波茲曼極限(Boltsmann limit))。
隨著電晶體的尺寸縮小，通常需要具有鰭片主動區的三維電晶體以增強裝置性能。在鰭片主動區上形成的三維電晶體也稱為鰭式場效電晶體。鰭 式場效電晶體設計為具有窄寬度，用於短通道控制與減少閘極長度以滿足所需的尺寸縮小。提供足夠性能之此種鰭式場效電晶體的製造(例如負電容裝置的實現)變得越來越具有挑戰性。因此，需要一種用於以鰭片為主的電晶體的結構與方法來解決這些問題。
本發明實施例提供一種包含負電容場效電晶體之半導體裝置的形成方法，包含：提供基底，其具有從基底延伸之第一鰭片以及第二鰭片；沉積高介電常數閘極介電層及鐵電絕緣體層於第一鰭片及第二鰭片之上；沉積虛設閘極層在位於第一鰭片及第二鰭片之上的鐵電絕緣體層之上，以形成第一閘極堆疊於第一鰭片之上並形成第二閘極堆疊於第二鰭片之上；移除第一閘極堆疊之虛設閘極層並維持第一閘極堆疊之鐵電絕緣體層以形成第一溝槽，並且移除第二閘極堆疊之虛設閘極層以及此鐵電絕緣體層以形成第二溝槽；以及形成至少一金屬閘極層於此第一溝槽及此第二溝槽中。
本發明實施例提供一種半導體結構之形成方法，包含：形成溝槽設置於鰭結構之上，其中此溝槽是由複數個介電質側壁所定義；沉積高介電常數鐵電(high-k ferroelectric)層於此些介電質側壁與此溝槽之底部上；形成保形層於此高介電常數鐵電層之上；執行垂直佈植製程以佈植此保形層之第一部分，其中不刻意佈植此保形層之第二部分；移除此保形層之第二部分；圖案化此高介電常數鐵電層，同時使用此保形層之第一部分作為遮蔽元件；以及沉積金屬閘極層於圖案化之高介電常數鐵電層之上。
本發明實施例提供一種半導體裝置，包含：從半導體基底延伸之鰭片，以及設置於此鰭片之上，並具有間隔元件於其之側壁上的閘極結構。此閘極結構包含：高介電常數介電層、鐵電絕緣體層、以及功函數閘極層。此高介電常數介電層設置於鰭片之上，並從底部界面至第一點抵接(abutting)至間 隔元件。此鐵電絕緣體層位於高介電常數介電層之上，並從第一點至第二點抵接至間隔元件。此功函數閘極層從第二點至位於第二點之上之第三點抵接至間隔元件。
100、1200:方法
102、104、106、108、110、112、114、116、118、120、122、124、1202、1204、1206、1208、1210、1212、1214、1216、1218、1220、1222:步驟
200:鰭式場效電晶體裝置
200’:第一鰭式場效電晶體
200”:第二鰭式場效電晶體
200''':第三鰭式場效電晶體
202:閘極
203:半導體基底
204:鰭片
206:閘極電極組件
208:閘極介電組件
210:淺溝槽隔離部件
212:源極區
214:汲極區
300、1400:半導體結構
302:第一區
402:第二區
502:第三區
602:高介電常數介電層
604、1604:鐵電絕緣體層
606:虛設閘極材料
608、1402:閘極堆疊
610:閘極間隔物
702:層間介電層
802、902、1502:溝槽
1002:閘極堆疊
1004:閘極電極層
1006:填充金屬層
1300:基底
1302:第一裝置結構
1302b:第二裝置結構
1304:介電層
1306、1306b:鐵電層
1380:圖表
1404:閘極介電層
1406:閘極電極
1602:界面層
1702:膜層
1702a:佈植區
1702b:非佈植區
1802:佈植製程
2000:圖案化高介電常數鐵電層
2200:金屬閘極堆疊
P1:第一節距
P2:第二節距
P3:第三節距
P4:第四節距
l:長度
X、Y:方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖是根據本發明實施例之各種面向，繪示出以鰭為主之電晶體的形成方法之實施例的流程圖。
第2圖是根據本發明實施例之各種面向，繪示出例示性鰭式場效電晶體裝置之透視圖。
第3、4、5圖是根據本發明實施例之不同面向，繪示出例示性鰭式場效電晶體裝置之上視圖。
第6A、6B、7A、8A、8B、9A、9B、10A、10B、11A、11B圖是根據本發明之不同實施例，繪示出鰭式場效電晶體裝置之放大部分的剖面示意圖。
第12圖是根據本發明實施例之各種面向，繪示出以鰭為主之電晶體的形成方法之另一實施例的流程圖。
第13圖包含根據本發明實施例之多個面向的負電容場效電晶體的某些實施例之性能的圖解說明。
第14、15、16、17、18、19、20、21、22圖是根據本發明之不同實施例，繪示出鰭式場效電晶體裝置之放大部分的剖面示意圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說 明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上或上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或配置之間的關係。再者，為了簡單明確，可能任意地放大或縮小元件的尺寸。
此外，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。舉例來說，當在圖式中的裝置被翻轉，描述為在其他元件或部件「下方」或「之下」的元件將被轉向為在此其他元件或部件「上方」。因此，例示性用語「下方」可涵蓋在上方或在下方這兩種方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
可藉由提供閘極至通道耦接至鐵電場效電晶體(ferroelectric field effect transistor，FET)之負電容閘極絕緣體來實現負電容裝置。具有適當之摻質濃度與後退火條件的鐵電材料可達成場效電晶體(FET)的負電容(negative-capacitance，NC)效應。負電容(NC)效應在某些電路應用中是有用的。然而，現今的負電容場效電晶體及其製造方法仍具有一些缺點。舉例來說，負電容場效電晶體的製造可能需要足夠厚度之鐵電層來達成所需要的性能(例如汲極電流(drain current，Ids)與陡峭斜率(steep-slope，SS)特性)。然而，在作為鰭型場效電晶體(或鰭式場效電晶體)之負電容場效電晶體中使用足夠厚度之鐵電材料是具有挑戰性的。舉例來說，鰭式場效電晶體之設計及 製造方法期望提供更大厚度的介電質來實現負電容場效電晶體，而非配置較薄的閘極介電層(例如10至20埃(angstrom，Å)的高介電常數材料)。當鰭片的節距隨著裝置密度的增加而減少，具有適合之鐵電絕緣體之設計的負電容場效電晶體的製造面臨許多挑戰。
再者，除了及/或代替上述製造之優點之外，在此處所描述的一些方法和結構中也可實現裝置性能的優點。舉例來說，鐵電絕緣體(及/或高介電常數介電層)的移除及/或薄化可以減少金屬閘極信號的耦合損耗及/或避免弱角開啟(weak corner turn on，WCTO)性能損失。舉例來說，在金屬閘極之側壁上所形成的鐵電層可能存在弱角開啟之性能降低的風險，這可由一些本發明實施例來解決。模擬結果顯示，在一些實施例中，對於相同的接面輪廓，閘極中側壁鐵電層的存在可以減小約1/5的負電容場效電晶體增益(例如位於閘極之側壁的鐵電層厚度為1.5奈米)。在不受任何理論束縛下，這可能是因為由於較小的閘極重疊(Lov)而使得閘極至源極中的電壓增益較小。此外，在一些模擬中，Ion-Vts及Ioff-Vts可顯示出在閘極側壁上存在的鐵電層的R衰退(R degradation)。在一些實施例中，由於避免了弱角開啟而能達成裝置性能的改善。由於在金屬閘極和矽鰭片之間的信號路徑中之額外的介電材料，耦合基底(例如矽鰭片)的側壁信號對於在側壁上具有鐵電層的裝置而言相對較弱。在從側壁的部分去除鐵電層的情況下，閘極(例如，金屬閘極)適合於改善與溝道的信號耦合。
其中一些性能的改進可以藉由第13圖的範例來說明。值得注意的是，這些相同的性能考量可應用於鰭型場效電晶體以及平面電晶體。第13圖的呈現繪示出了提供基底1300的第一裝置結構1302、介電層1304(例如界面層)、以及在上方的鐵電層1306。金屬閘極(未繪示)將設置於鐵電層1306之上。值得注意的是，第一裝置結構1302不具有鐵電層側壁。第13圖的呈現也繪示出了 第二裝置結構1302b，其提供了基底1300、介電層1304(例如界面層)、以及在上方的鐵電層1306b。金屬閘極(未繪示)將設置於鐵電層1306b之上。值得注意的是，第二裝置結構1302b具有沿著側壁(例如閘極之側壁)向上延伸的鐵電層。
第13圖的呈現包含圖表1380，其比較了相對於鐵電層1306、1306b之厚度(tFE)的汲極飽和電流(Idsat)(%)性能。如第二裝置結構1302b所示，鐵電層1306b可支配裝置所達成的閘極重疊(Lov)，此即沿著閘極之側壁向上延伸的鐵電層越厚則閘極重疊(Lov)越低。因此，此處所提出的是控制和解決鐵電層(例如鐵電層1306)之性能影響的方法。
本發明實施例包含製造具有負電容場效電晶體之裝置，並同時保持整個裝置中場效電晶體的合適間距及滿足性能的方法。然而，應理解的是，除了具體要求的保護範圍之外，本發明實施例不應限於特定類型的裝置(例如鰭式場效電晶體裝置)。在一些實施例中，平面裝置也可受益於本發明實施例的面向。
第1圖繪示出具有根據本發明一些實施例所構建之電晶體的半導體結構之形成方法100之實施例的流程圖。第2-11B圖為在不同製造階段之半導體結構(或其部分)的上視或剖面圖。在本發明實施例中，半導體結構包含複數個鰭式電晶體或例如所繪示之鰭式場效電晶體裝置200的鰭式場效電晶體，其中一些鰭式場效電晶體可為負電容以鰭片為主的場效電晶體(negative-capacitance fin-based field effect transistors，NC-FinFET)。半導體結構及其形成方法100將在下文參照第2至11B圖共同描述。
參照第2圖，繪示出範例鰭式場效電晶體裝置200之透視圖。鰭式場效電晶體裝置200為構建於基底203(或稱為半導體基底203)(例如塊體基底)之上的非平面多閘極電晶體。薄的含矽「鰭狀」結構204(下文稱為鰭片204或 鰭片主動區204)形成為鰭式場效電晶體裝置200之主體。如第1圖所示，鰭片204沿著X方向延伸。鰭片204具有沿著Y方向(垂直於X方向)量測的鰭寬。鰭式場效電晶體裝置200之閘極202圍繞鰭片204，例如圍繞鰭片之頂面及兩側壁表面。
閘極202之閘極長度是在X方向上且在源極區212(或稱為源極部件212)與汲極區214(或稱為汲極部件214)之間量測。閘極202可包含閘極電極組件206與閘極介電組件208。閘極202之一部分位於例如淺溝槽隔離(shallow trench isolation，STI)部件210之介電隔離結構之上。鰭式場效電晶體裝置200之源極區212與汲極區214是形成於在閘極202兩側之鰭片的延伸部分中。被閘極202圍繞之鰭片204的一部分作為鰭式場效電晶體裝置200的通道。
相較於不具有突出的鰭片結構之傳統金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)裝置，例如鰭式場效電晶體裝置200的鰭式場效電晶體裝置在一些實施例中可提供許多優點。這些優點可包含較佳的晶片面積效率、改善的載子遷移率、以及與平面裝置相容的製程。
在一些實施例中，是以鰭式場效電晶體裝置200來說明負電容鰭式場效電晶體(NC-FinFET)裝置。因此，在一實施例中，閘極介電組件208包含鐵電(ferroelectric，FE)材料。在一些實施例中，鰭式場效電晶體裝置200並非為負電容鰭式場效電晶體，而是標準電晶體(即非負電容鰭式場效電晶體)。因此，在一實施例中，閘極介電組件包含高介電常數介電質(不具有鐵電性質)。
如下文所詳細討論，將多個鰭式場效電晶體裝置200形成於相同的半導體基底上並且形成半導體結構(例如積體電路)。在一些實施例中，複數個作為負電容鰭式場效電晶體的鰭式場效電晶體裝置200與複數個作為標準電晶體的鰭式場效電晶體裝置200一同形成在相同的半導體基底上，以形成半導體結構。下文將討論實施此配置的方法及裝置。
首先，第3、4、5圖繪示出可由方法100所製造之半導體結構之部分的上視圖。為了便於參考，作為方法100之例示性討論的半導體結構稱為半導體結構300。如上所述，半導體結構300可包含複數個鰭式場效電晶體裝置200(包含配置成負電容鰭式場效電晶體及配置成標準鰭式場效電晶體)。換句話說，第3、4、及/或5圖之閘極202與鰭片204可大抵相似於參照第2圖所描述之鰭式場效電晶體裝置200。
第3圖繪示出半導體結構300之部分302(或稱為第一區302)的上視圖。部分302繪示出閘極202橫跨單一鰭片204。第4圖繪示出半導體結構300之部分402(或稱為第二區402)的上視圖。部分402繪示出複數個閘極202，每個閘極202橫跨複數個鰭片204。鰭片204的間隔為第一節距P1。閘極202的間隔為第二節距P2。第5圖繪示出半導體結構300之部分502(或稱為第三區502)的上視圖。部分502繪示出複數個閘極202，每個閘極202橫跨複數個鰭片204。鰭片204的間隔為第三節距P3。閘極202的間隔為第四節距P4。
在一實施例中，部分302、402、502中的每一個形成於相同的半導體基底上，並與複數個其他的場效電晶體一起形成半導體結構(例如積體電路)300。在一些實施例中，部分302、402、502中的每一個的閘極202以相同的間距間隔，而稱為提供單一全局閘極(global gate)結構節距。因此，在一些實施例中，第二節距P2等於第四節距P4。在一些實施例中，第二節距P2及/或第四節距P4在約38至45奈米(nm)的範圍。在一些實施例中，閘極202的長度l可在約8至12奈米的範圍。在一些實施例中，部分302、402、502中的每一個的鰭片204以不同的間距間隔。舉例來說，在一些實施例中，第一節距P1大於第三節距P3。在一實施例中，第一節距P1在約22至32奈米的範圍。在一實施例中，第二節距P2在約20至26奈米的範圍。在所述的鰭片204上之裝置的製造中，較小的節距提供了更多挑戰。
再次參照第1圖，提供了包含第2、3、4、及5圖之組件的半導體結構之製造方法。為了便於了解，第6A、7A、8A、9A、10A、及11A圖繪示出於各個製造階段的例示性半導體結構300的示意性局部剖面側視圖，以及第6B、8B、9B、10B、及11B圖繪示出於各個製造階段的例示性半導體結構300之不同的示意性局部剖面側視圖。第6B、8B、9B、10B、及11B圖之剖面側視圖是沿著繪示於鰭式場效電晶體裝置200中之Y軸“切割”半導體結構而獲得，因此第6B、8B、9B、10B、及11B圖可稱為Y切割圖。Y切割圖是沿著閘極結構切割。第6A、7A、8A、9A、10A、及11A圖之剖面側視圖是沿著繪示於鰭式場效電晶體裝置200中之X軸“切割”半導體結構而獲得，因此第6A、7A、8A、9A、10A、及11A圖可稱為X切割圖。X切割圖是沿著鰭片結構切割。
第6A-11B圖之半導體結構300繪示出形成於半導體結構300的三個部分之每一個上的場效電晶體。此說明性的場效電晶體僅是代表性的，並且例如半導體結構300的典型半導體結構將在每個區域中包含多個場效電晶體。半導體結構300的三個部分分別對應上述參照第3、4、5圖之三種佈局(layout)。
方法100始於步驟102，其提供半導體基底。參照第6A、6B圖，方法100藉由提供半導體基底而開始於步驟102。再次說明，第6A圖是X切割圖，而第6B圖是Y切割圖。
在一實施例中，半導體基底203包含矽。在一些其他實施例中，半導體基底203包含鍺(germanium)、矽鍺(silicon germanium)、或其他適合的半導體材料。或者，半導體基底203可由一些其他適合的元素半導體(elementary semiconductor)所形成，例如鑽石(diamond)或鍺；適合的化合物半導體(compound semiconductor)，例如碳化矽(silicon carbide)、砷化銦(indium arsenide)、或磷化銦(indium phosphide)；或適合的合金半導體(alloy semiconductor)，例如碳化矽鍺(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)、或磷化銦鎵(gallium indium phosphide)。在一些實施例中，半導體基底203包含磊晶(epitaxy)半導體層。在一些實施例中，半導體基底203可為在絕緣體上之半導體，例如絕緣上覆矽(silicon on insulator，SOI)。
半導體基底203包含第一區302、第二區402、及第三區502，其可大抵相似於上述分別參照第3、4、及5圖所討論。在一些實施例中，第一區302被設計為包含標準單元，此標準單元包含在單個鰭片204中具有主動區的電晶體。在一些實施例中，第二區402被設計為包含在多個鰭片204中具有主動區的電晶體，第二區402的鰭片形成鬆散的節距，例如上述參照第4圖所討論的第一節距P1。在一些實施例中，第三區502被設計為包含在多個鰭片204中具有主動區的電晶體，第三區502的鰭片形成緊密的節距(相對於第二區402)，例如上述參照第5圖所討論的第三節距P3。在一些實施例中，第一區302、第二區402、及第三區502中的每一個可包含形成為半導體結構之核心裝置的電晶體。在其他實施例中，第二區402及/或第三區502可形成輸入/輸出(input/output，I/O)裝置，例如下文參照第11A及11B圖所討論。
方法100接著進行至步驟104及步驟106，其中將隔離部件與鰭片主動區形成於半導體基底上。繼續參照第6A、6B圖之範例，方法100進行至形成淺溝槽隔離(STI)部件210與鰭片204在半導體基底203上。
在一些實施例中，藉由圖案化基底以形成凹陷、以絕緣材料填充凹陷、並接著凹蝕絕緣材料以使得鰭片204延伸於絕緣材料(用於形成淺溝槽隔離部件210)之上，來形成淺溝槽隔離部件210與鰭片204於半導體基底203上。舉例來說，在一些實施例中，將硬遮罩沉積於半導體基底203上並藉由微影(lithography)製程將其圖案化。用於定義鰭片結構的光阻層(或阻劑)可形成於硬遮罩上。光阻層包含感光材料，當曝露於例如紫外(ultraviolet，UV)光、深紫外(deep UV，DUV)光、或極紫外光(extreme UV，EUV)的光，將會造 成光阻層發生性質改變。此性質改變可藉由所述的顯影製程來選擇性移除光阻層之露出或未露出的部分。形成圖案化光阻層的該過程也稱為微影圖案化。在一實施例中，光阻層藉由微影製程來圖案化以留下設置於半導體基底203上之光阻材料的部分。在將光阻層圖案化之後，對半導體基底203執行蝕刻製程以打開硬遮罩層，從而將圖案從光阻層轉移至硬遮罩層。在將硬遮罩層圖案化之後，可將剩餘的光阻層移除。微影製程包含旋轉塗佈(spin-on coating)光阻層、光阻層之軟烤、遮罩對準、曝光圖案、曝光後烘烤、光阻層顯影、清洗、及乾燥(例如硬烤)。或者，微影製程可以藉由其他方法實現、補充、或替換，例如無遮罩光微影、電子束寫入(electron-beam writing)、及離子束寫入(ion-beam writing)。接著可執行蝕刻製程來蝕刻未被圖案化硬遮罩層所覆蓋之半導體基底203的部分。圖案化的硬遮罩層可在將半導體基底203圖案化的蝕刻製程中作為蝕刻遮罩。此蝕刻製程可包含任何適合的蝕刻技術，例如乾蝕刻、濕蝕刻、及/或其他蝕刻方法(例如反應式離子蝕刻(reactive ion etching，RIE))。在一些實施例中，蝕刻製程包含多道具有不同蝕刻化學品之蝕刻步驟，其設計為蝕刻基底以形成用於改善裝置性能及圖案密度之具有特殊溝槽輪廓的溝槽。在一些範例中，基底之半導體材料可藉由使用以氟為主(fluorine-based)之蝕刻劑的乾蝕刻製程來蝕刻。具體而言，可控制應用於基底的蝕刻製程以部分蝕刻半導體基底203。此可藉由控制蝕刻時間或其他蝕刻參數來達成。在蝕刻製程之後，具有鰭片主動區的鰭片204限定在半導體基底203上並從半導體基底203延伸。
將一或多種介電材料填充於溝槽中以形成淺溝槽隔離部件210。適合的介電質填充材料包含半導體氧化物、半導體氮化物、半導體氮氧化物、氟化矽玻璃(fluorinated silica glass，FSG)、低介電常數(low-K)介電材料、及/或上述之組合。在不同的實施例中，使用高密度電漿輔助化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)製程、次大氣壓化學氣相沉 積(sub-atmospheric CVD，SACVD)製程、高深寬比(high-aspect ratio process，HARP)製程、流動式化學氣相沉積(flowable CVD，FCVD)製程、及/或旋塗製程來沉積介電材料。在介電材料之沉積製程後可執行化學機械拋光/平坦化(chemical mechanical polishing/planarization，CMP)製程來移除多餘的介電材料並平坦化半導體基底的頂面。可凹蝕所形成之淺溝槽隔離部件210，使得鰭片主動區204延伸於淺溝槽隔離部件210上。凹蝕製程可使用一或多道蝕刻製程(例如乾蝕刻、濕蝕刻、或前述之組合)來選擇性回蝕刻淺溝槽隔離部件210。舉例來說，當淺溝槽隔離部件210為氧化矽，可使用利用氫氟酸(hydrofluoric acid)之濕蝕刻。形成鰭片204與淺溝槽隔離部件210的其他方式也可能包含形成淺溝槽隔離部件210，並接著在淺溝槽隔離部件210中之開口(磊晶)成長鰭片204。
鰭片主動區204在第一方向(Y方向)彼此間隔。鰭片主動區204具有延長的形狀並沿著第二方向(X方向)。藉由方法100所提供之鰭片204的配置可包含多樣化之鰭片204的節距，例如藉由上述之光微影步驟所定義。舉例來說，具有第一節距P1及第三節距P3之鰭片204可各自形成於半導體基底203上。各種摻雜製程可應用至包含鰭片204的半導體區，以形成例如n型井區或p型井區的各種井區。
方法100進行至步驟108，其中將閘極介電材料形成於鰭片之上。繼續參照第6A、6B圖之範例，可將介電層602形成在半導體基底203上(包含形成在鰭片204之上)。在一些實施例中，介電層602包含高介電常數介電材料，其具有大於氧化矽之介電常數的介電常數。如此一來，介電層602也可稱為高介電常數介電層602。高介電常數介電層602可包含金屬氧化物、金屬氮化物(例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4)、氮氧化物(例如氮氧化矽(SiON))、或其他適合的介電材料。介電層602(閘極介電層602) 可更包含設置於高介電常數介電材料層與鰭片主動區之間的界面層。界面層可包含氧化矽、氮化矽、氮氧化矽、及/或其他適合的材料。藉由適合的方法來沉積界面層，例如原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(CVD)、臭氧氧化(ozone oxidation)等方法。高介電常數介電層602是藉由適合的技術來沉積於界面層上(若有形成界面層)，例如原子層沉積(ALD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(metal-organic CVD，MOCVD)、物理氣相沉積(physical vapor deposition，PVD)、熱氧化、前述之組合、及/或其他適合的技術。高介電常數介電層602可沉積為毯覆(blanket)(保形(conformal))層並接著圖案化，例如下文所討論。在一實施例中，沉積高介電常數介電層為具有在約10至20埃(Å)範圍的厚度。
方法100接著進行至步驟110，其中將鐵電絕緣體層形成在鰭片之上。繼續參照第6A、6B圖之範例，可將鐵電絕緣體層604形成在半導體基底203上(包含形成在鰭片204之上)。在一些實施例中，鐵電絕緣體層604包含具有鐵電性的高介電常數介電材料。如此一來，鐵電絕緣體層604也可稱為高介電常數(HK)鐵電(FE)層。鐵電絕緣體層604可包含HfZrO2、HfAlO2、PbZrTiO3(或PZT)、SrTiO3、BaTiO3、前述之組合、或其他提供高極化性(polarizability)之適合的材料。鐵電絕緣體層604可直接形成於高介電常數介電層602上。鐵電絕緣體層604可藉由適合的技術來沉積，例如原子層沉積(ALD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、前述之組合、及/或其他適合的技術。鐵電絕緣體層604可沉積為毯覆層並接著圖案化，例如下文所討論。在一實施例中，沉積鐵電絕緣體層604為具有在約2至5奈米範圍的厚度。鐵電絕緣體層的組成對於提供負電容電晶體的非線性電容可能是重要的，其在對施加到閘極的電壓有變化時提供極化性的負變化。鐵電絕緣體層604的厚度對於所得到之場效電晶體的性能也可能是重要的。當鐵電絕緣體 層604的厚度增加，此膜層的電容降低；在負電容電晶體的操作中，這代表著鐵電層上的負電壓降更多，也就是正電壓與汲極電流(Ids)的增加。再者，需要足夠厚度之鐵電絕緣體層604以產生膜層的結晶化(crystallization)並且達成適合的鐵電性能。
選擇高介電常數介電層602和鐵電絕緣體層604的組成，例如當在其上形成閘極電極時，使這些膜層可一起操作以提供負電容場效電晶體。高介電常數介電層602可提供對閘極漏電(gate leakage)的控制及裝置的可靠度需求(例如避免崩潰(breakdown))。在一些實施例中，高介電常數介電層602的厚度較薄於鐵電絕緣體層604的厚度。在一實施例中，高介電常數介電層602與鐵電絕緣體層604之間的厚度比值在約0到0.5之間。換句話說，在一些實施例中，可省略高介電常數介電層602。舉例來說，如果鐵電絕緣體層604對於閘極漏電和閘極性能的可靠度是足夠的，則可以省略高介電常數介電層。
值得注意的是，在高介電常數介電層602與鐵電絕緣體層604之間可具有界面層(未繪示)。界面層可在退火製程中形成。此退火製程可在形成高介電常數介電層602與鐵電絕緣體層604後執行。在一實施例中，退火製程可在大於約攝氏900度的溫度執行。
在一實施例中高介電常數介電層602為無摻雜的HfO2，而鐵電絕緣體層604為HfZrO2(此為HfO2摻雜鋯(Zr))。在一實施例中，高介電常數介電層602為無摻雜的HfO2，而鐵電絕緣體層604為HfAlO2(此為HfO2摻雜鋁(Al))。
方法100接著進行至步驟112，其中將虛設閘極材料形成於鰭片之上。在高介電常數介電層602與鐵電絕緣體層604之沉積之後，將虛設閘極材料606形成於半導體基底203上。在一實施例中，虛設閘極材料包含導電材料，例如多晶矽(polysilicon)。在一實施例中，虛設閘極材料為非導電性。在虛設閘極材料之沉積之後，將虛設閘極材料606、高介電常數介電層602、及鐵電絕緣 體層604圖案化以形成閘極堆疊608(或稱為閘極結構608)。閘極堆疊608可稱為虛設閘極堆疊(虛設閘極結構)，因為其中至少有一層為犧牲層(即虛設閘極材料606)。
可藉由相似於上述參照步驟104、106所討論之光微影製程來將閘極堆疊圖案化。在一些實施例中，可將閘極硬遮罩(未繪示)形成於閘極堆疊(虛設閘極材料606、高介電常數介電層602、及鐵電絕緣體層604)上，並且閘極硬遮罩在閘極堆疊的形成過程中作為蝕刻遮罩。閘極硬遮罩可包含任何適合的材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、其他適合的材料、及/或前述之組合。在一實施例中，閘極硬遮罩包含多層膜，例如氧化矽與氮化矽。在一些實施例中，用以形成閘極堆疊608的圖案化製程包含藉由微影製程將圖案化光阻層形成於硬遮罩上；使用圖案化光阻層作為蝕刻遮罩來蝕刻硬遮罩；以及使用圖案化硬遮罩作為蝕刻遮罩來蝕刻閘極材料以形成閘極堆疊608。
閘極堆疊608包含如第6A、6B圖所繪示之虛設閘極材料606、高介電常數介電層602、及鐵電絕緣體層604。在虛設閘極材料606、高介電常數介電層602、及鐵電絕緣體層604之圖案化後，形成一或多個間隔元件610(或稱為閘極間隔物610)於閘極堆疊608的側壁上。閘極間隔物610可用於偏移隨後形成的源極/汲極部件，並且可用於設計或修改源極/汲極結構之輪廓。如上所述，閘極間隔物610也可使用於方法100中，以在移除虛設閘極材料606之閘極置換製程中定義溝槽。閘極間隔物610可包含任何適合的介電材料，例如半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適合的介電材料、及/或前述之組合。閘極間隔物610可具有多層膜，例如二層膜(氧化矽膜及氮化矽膜)或三層膜(氧化矽膜；氮化矽膜；及氧化矽膜)。閘極間隔物610之形成包含沉積與異向性蝕刻(anisotropic etching)(例如乾蝕刻)。
第6A、6B圖之每個繪示出包含第一鰭式場效電晶體200’、第二鰭 式場效電晶體200”、及第三鰭式場效電晶體200'''的半導體結構300。第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''之每一個皆大抵相似於上述參照第2圖所討論之鰭式場效電晶體裝置200，但目前呈現的是具有“虛設”閘極結構608(包含至少一層犧牲層(虛設閘極材料606))。在一實施例中，第一鰭式場效電晶體200’形成在半導體結構300之部分302(在上述參照第3圖所討論)中。在一實施例中，第二鰭式場效電晶體200”形成在半導體結構300之部分402(在上述參照第4圖所討論)中。在一實施例中，第三鰭式場效電晶體200'''形成在半導體結構300之部分502(在上述參照第5圖所討論)中。因此，在一些實施例中，第二鰭式場效電晶體200”形成有鰭片204，其節距大於第三鰭式場效電晶體200'''之鰭片204的節距。
方法100接著進行至步驟114，其中將源極/汲極區形成在鰭片上/之上。參照第7A圖，半導體結構300繪示為具有分別為第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''之不同的源極部件212及汲極部件214。(值得注意的是，雖然沿著閘極的Y切割中並未繪示源極/汲極、間隔物、或層間介電層，但第6B圖之剖面也對應於第7A圖之裝置)。每個場效電晶體包含形成於分別之鰭片主動區204上的源極部件212與汲極部件214，並且由閘極堆疊608插入在源極部件212與汲極部件214之間。在鰭片主動區204之位於閘極堆疊下方並橫跨於源極部件與汲極部件之間的部分形成通道。源極部件212與汲極部件214可包含輕摻雜汲極(light doped drain，LDD)部件與重摻雜源極與汲極(S/D)兩者。在一些實施例中，藉由磊晶成長源極/汲極材料於鰭片204上以形成源極部件212與汲極部件214。在一些實施例中，藉由蝕刻鰭片204中的溝槽並由磊晶成長源極部件212與汲極部件214之部分在溝槽中與溝槽之上，以形成源極部件212與汲極部件214。
在此影響中，凸起的源極/汲極部件212/214可以藉由選擇性磊晶成 長來形成，以具有增強的載子遷移率和裝置性能的應變效應(strain effect)。閘極堆疊608與閘極間隔物610將源極/汲極部件212/214限制於源極/汲極區。在一些實施例中，藉由一或多道磊晶(epitaxy)或磊晶的(epitaxial)製程來形成源極/汲極部件212/214，藉以將結晶狀態之矽(Si)部件、矽鍺(SiGe)部件、矽碳(SiC)部件、及/或其他適合的部件形成在鰭片204上、之上、或之中。適合的磊晶製程包含化學氣相沉積(CVD)沉積技術(例如氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶(molecular beam epitaxy)、及/或其他適合的製程。磊晶製程可使用氣態及/或液態之前驅物，其與鰭片204之組成相互作用。
取決於鰭式場效電晶體裝置200為p型鰭式場效電晶體或為n型鰭式場效電晶體，源極/汲極部件212/214也可為n型摻雜或p型摻雜。對於n型摻雜之源極/汲極部件212/214來說，其可包含例如SiP、SiAs、SiGeP、SiGeAs、GeP、GeAs、或其他SiGeSn三五族化合物。對於p型摻雜之源極/汲極部件212/214來說，其可包含例如SiB、SiGa、SiGeB、SiGeGa、GeB、GeGa、或其他SiGeSn三五族化合物。
方法100接著進行至步驟116，其中將層間介電(inter-level dielectric material，ILD)層形成於基底之上。繼續參照第7A(及6B)圖，將層間介電層702形成於半導體基底203上。層間介電層702圍繞虛設閘極堆疊608與閘極間隔物610。層間介電層702允許移除閘極堆疊608之部分並且形成置換閘極於所產生之如下所討論的孔穴(也稱為閘極溝槽)中。層間介電層702也可作為一絕緣體，以支撐並隔離之後所形成之導電部件(例如接觸件)，這些導電部件接觸個別的電晶體部件，包含源極/汲極部件212/214。層間介電層702可包含任何適合的介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、低介電常數介電材料、其他適合的介電材料、或前述之組合。在一些實施例中，層間介電 層702之形成包含適合的沉積與化學機械拋光/平坦化(CMP)以提供露出虛設閘極材料606之頂面之平坦化的頂面。
方法100接著進行至步驟118，其中從基底移除虛設閘極層。參照第7A、8A、及8B圖，將虛設閘極材料606從閘極堆疊608移除。在一些實施例中，將高介電常數介電層602與鐵電絕緣體層604保留在半導體基底203上。即為，將虛設閘極材料606選擇性移除。虛設閘極材料606之移除形成了設置於鐵電絕緣體層604上並具有由閘極間隔物610所定義之側壁的溝槽802。閘極置換製程可包含例如濕蝕刻之蝕刻。
方法100接著進行至步驟120，其中將鐵電絕緣體層圖案化。值得注意的是，在一些實施例中，步驟120可在步驟112之前發生。在一些實施例中，使用微影製程以圖案化一或多層膜層以設置於某些電晶體之上，同時露出鐵電絕緣體層604的某些部分。由所形成之遮蔽元件露出之鐵電絕緣體層604的部分可為閘極堆疊之一部分，此處所形成之場效電晶體並不作為負電容電晶體來運作。在一些實施例中，將遮罩層(例如光阻及/或硬遮罩)形成於層間介電層702上，並藉由微影製程形成於某些閘極區(例如第二鰭式場效電晶體200”及第三鰭式場效電晶體200''')之上。在一實施例中，使用低溫電漿增強化學氣相沉積(low temperature plasma-enhanced CVD)氧化層作為硬遮罩。遮罩層具有露出剩餘之閘極堆疊的開口，此閘極堆疊具有待移除之鐵電絕緣體層604(例如第三鰭式場效電晶體200''')。之後，藉由例如濕蝕刻之蝕刻製程選擇性移除露出之鐵電絕緣體層604。用於移除鐵電絕緣體層604之範例蝕刻劑包含適合的選擇性濕蝕刻製程，例如過氧化硫混合物(sulfuric peroxide mix，SPM)可以高介電常數介電材料602之足夠選擇性(例如幾乎不蝕刻)而選擇性移除鐵電絕緣體層604。參照第9A、9B圖之範例，鐵電絕緣體層604已從第三鰭式場效電晶體200'''之閘極堆疊移除，而第一鰭式場效電晶體200’與第二鰭式場效電晶體200”之閘 極堆疊上仍保留鐵電絕緣體層604。因此，擴大的溝槽902是形成於第三鰭式場效電晶體200'''中的高介電常數介電層602之上。值得注意的是，本發明實施例並不侷限於除了在申請專利範圍中具體記載的任何特定之電晶體以外的鐵電絕緣體層604的移除。舉例來說，下文參照第11A、11B圖所討論，鐵電絕緣體層604也可從形成在半導體基底203上之其他電晶體移除。
方法100接著進行至步驟122，其中將金屬閘極形成於鰭片之上。參照第10A、10B圖之範例，將複數個金屬閘極堆疊1002(或稱為閘極堆疊1002，亦或稱為閘極結構1002)形成於半導體結構300之第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''中之每一個。閘極堆疊1002是形成於藉由移除虛設閘極材料606及/或鐵電絕緣體層604所提供之閘極溝槽(即分別為溝槽802與溝槽902)中。金屬閘極堆疊1002包含複數層金屬層。所形成之閘極堆疊1002可相似地包含在第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''，或上述裝置可包含不同材料。閘極堆疊1002的形成包含沉積一或多層金屬閘極電極層。一或多層金屬閘極電極層的沉積可包含沉積一或多層含金屬層並接著進行化學機械拋光/平坦化(CMP)製程。閘極堆疊1002是形成於半導體基底203上並且在鰭片204的通道上方。
閘極堆疊1002包含預先形成的高介電常數介電層602，並且，在一些情況中還包含預先形成的鐵電絕緣體層604。將閘極電極層1004設置於(複數層)絕緣層上。閘極電極層1004可包含金屬或金屬合金。雖然將閘極電極層1004繪示為單一膜層，但其可包含任何數量之膜層，以提供適合的功函數(work function)、阻障層、黏著層、蓋層、及類似的膜層。將填充金屬層1006設置於閘極電極層1004之上。閘極電極層1004可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、或任何適合的材料。閘極電極層1004可由適合的製程來形成，例如原子層沉積(ALD)或物理 氣相沉積(PVD)。在一些實施例中，不同的金屬材料用於具有各自功函數的n型場效電晶體和p型場效電晶體。功函數金屬之選擇是取決於將形成於主動區的場效電晶體。在一些實施例中，閘極電極層1004所包含之n型功函數金屬包含鉭(tantalum，Ta)。在其他實施例中，閘極電極層1004所包含之n型功函數金屬包含鈦化鋁(titanium aluminum，TiAl)、氮化鈦鋁(titanium aluminum nitride，TiAlN)、或前述之組合。在一些實施例中，閘極電極層1004所包含之p型功函數金屬包含氮化鈦(titanium nitride，TiN)或氮化鉭(tantalum nitride，TaN)。在其他實施例中，閘極電極層1004所包含之p型功函數金屬包含TiN、TaN、氮化鎢(WN)、鈦鋁(TiAl)、或前述之組合。值得注意的是，由於將(複數層)閘極電極層沉積在溝槽802/902之中並襯於溝槽的側壁，閘極電極層1004具有U型結構。
如上所述，填充金屬層1006是形成於(複數層)閘極電極層1004之上。填充金屬層1006可藉由適合的技術來形成，例如物理氣相沉積(PVD)或電鍍。填充金屬層1006之例示性的組成包含鋁、鎢、或其他適合的金屬。填充金屬層1006可填充於(複數層)閘極電極層1004所提供之U型輪廓中。
對於與第一鰭式場效電晶體200’與第二鰭式場效電晶體200”的閘極結構1002，值得注意的是，高介電常數介電層602與鐵電絕緣體層604並未向上延伸於由間隔元件610所定義的側壁。換句話說，高介電常數介電層602與鐵電絕緣體層604並非為U型。
方法100繼續進行半導體結構的處理，包含例如形成裝置的內連線結構。舉例來說，可形成延伸穿過層間介電層702而分別觸及源極區212與汲極區214的接觸件。接觸件是電性連接至源極區212與汲極區214的導電部件，以實現分別的第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''。接觸件可包含導電材料(包含金屬及金屬合金)之導電插塞， 例如鎢(W)、鋁(Al)、鋁合金、銅(Cu)、鈷(Co)、其他適合的金屬/金屬合金、或前述之組合。相似地，形成複數個接觸件於第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''之各個閘極結構1002。第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''中之一或多個可藉由接觸件及在上方之多層內連線(multi-layer interconnect，MLI)結構彼此互連。多層內連線(MLI)結構包含不同的導電部件以耦接不同的裝置部件(例如金屬閘極堆疊1002及源極/汲極部件)來形成半導體結構300之功能性電路。具體而言，多層內連線(MLI)結構包含多層金屬膜層以提供水平的電性線路，以及包含導孔以提供垂直的電性線路。金屬線可包含鎢、鋁、銅、鈷、或其他適合的金屬或金屬合金。多層內連線(MLI)結構也包含多層層間介電層以將不同的導電部件彼此隔離。層間介電層可包含低介電常數介電材料或其他適合的介電材料，例如氧化矽。
在方法100之步驟之前、期間、及之後可執行其他的製造步驟。一些步驟可由替代的步驟來實施。因此，方法100之一實施例所提供的是包含第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及第三鰭式場效電晶體200'''的半導體結構300。在一些實施例中，具有鐵電絕緣體層604介於閘極電極層1004與鰭片204中之通道區的第一鰭式場效電晶體200’提供了負電容鰭式場效電晶體裝置。在一些實施例中，具有鐵電絕緣體層604介於閘極電極層1004與鰭片204中之通道區的第二鰭式場效電晶體200”提供了負電容鰭式場效電晶體裝置。第二鰭式場效電晶體200”可在寬鬆(相較於第三區502)的鰭片204節距上形成。在一些實施例中，不具有鐵電絕緣體層介於閘極電極層1004與鰭片204中之通道區的第三鰭式場效電晶體200'''提供了標準場效電晶體裝置。第三鰭式場效電晶體200'''可在緊密(相較於第二區402)的鰭片204節距上形成。在移除鐵電絕緣體層604之後，保持在緊密的鰭片204之處的鰭片204之間的間隔。在一些實施例 中，此可改善在鰭片204之間之導電材料的填充。
可施加電壓至多層內連線(ML1)結構與觸及第一鰭式場效電晶體200’、第二鰭式場效電晶體200”、及/或第三鰭式場效電晶體200'''之閘極結構1002的接觸件。第一鰭式場效電晶體200’與第二鰭式場效電晶體200”可作為負電容場效電晶體來運作，並可通過多層內連線(ML1)結構耦接作為標準場效電晶體來運作的第三鰭式場效電晶體200'''。
在第1圖之方法100的另一實施例中，與上述所討論者具有許多相同的步驟並具有以下所描述的差異。首先，在一實施例中，形成於第二區402之第二鰭式場效電晶體200”為第一輸入/輸出裝置，且第三鰭式場效電晶體200'''為第二輸入/輸出裝置。輸入/輸出裝置可為半導體結構(例如積體電路)之電晶體，其運作以傳送訊號至/自半導體結構。輸入/輸出裝置分別在第11A圖與第11B圖中繪示為裝置200”IO與裝置200'''IO。裝置200”IO與裝置200'''IO之例示性的閘極長度在約50至300奈米的範圍。在一些實施例中，包含裝置200”IO之第二區402之節距P1在約22至32奈米的範圍。在一些實施例中，包含裝置200'''IO之第三區502之節距P3在約20至26奈米的範圍。再者，如上述參照第3、4、及5圖所討論，可形成閘極結構(例如由虛設閘極結構608所定義)在固定的全局節距在約28至45奈米的範圍。
如第11A、11B圖所繪示，鐵電絕緣體層604已從裝置200”IO與裝置200'''IO兩者移除。即為，方法100中之步驟120，進行適當的圖案化以露出半導體基底203的第二區402和第三區502的鐵電絕緣體層以便移除。之後，如上所述的形成閘極電極層1004與填充金屬層1006。在一些實施例中，閘極介電層602具有特別設計用於輸入/輸出裝置之功能的組成和厚度。(例如較厚於亦設置於半導體基底203上之核心裝置的厚度)
應理解的是，雖然上述實施例是使用鰭式場效電晶體裝置200作為 範例來實施本發明實施例之各種的面向，本發明實施例之各種的面向也可應用於非鰭式場效電晶體裝置，例如平面式裝置。另外，本發明實施例之各種的面向也可應用於多種技術(例如N45、N20、N16、N10等)。再者，本發明實施例之各種的面向並非局限於負電容的應用。再者，應理解的是，可以在上述方法100的步驟之前、期間、或之後執行額外的製程步驟，以完成半導體裝置的製造。
第12圖繪示出具有根據本發明一些實施例所構建之電晶體的半導體結構之形成方法1200之實施例的流程圖。第14-22圖為在不同製造階段之半導體結構1400(或稱為裝置1400)(或其部分)的剖面圖。在本發明實施例中，半導體結構包含複數個鰭式電晶體或例如所繪示之例示性裝置1400的鰭式場效電晶體。在一些實施例中，裝置1400可為負電容以鰭片為主的場效電晶體(NC-FinFET)。半導體結構1400及其形成方法1200將在下文參照第12、14至22圖共同描述。第2圖之透視圖與第3圖之上視圖亦應用至方法1200與裝置1400。
在第12圖中，提供了提供負電容鰭式場效電晶體之半導體結構之製造方法1200。為了便於了解，第14至22圖繪示出於各個製造階段的例示性半導體結構1400的示意性局部剖面側視圖。第14至22圖之剖面側視圖是沿著繪示於第2、3圖之鰭式場效電晶體裝置200中之X方向“切割”半導體結構而獲得。X切割圖是沿著鰭片結構切割。
方法1200始於步驟1202，其提供半導體基底。參照第14圖，方法1200藉由提供半導體基底而開始於步驟1202。
在一實施例中，半導體基底203包含矽。在一些其他實施例中，半導體基底203包含鍺(germanium)、矽鍺(silicon germanium)、或其他適合的半導體材料。或者，半導體基底203可由一些其他適合的元素半導體(elementary semiconductor)所形成，例如鑽石(diamond)或鍺；合適化合物半導體(compound semiconductor)，例如碳化矽(silicon carbide)、砷化銦(indium arsenide)、 或磷化銦(indium phosphide)；或適合的合金半導體(alloy semoconductor)，例如碳化矽鍺(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)、或磷化銦鎵(gallium indium phosphide)。在一些實施例中，半導體基底203包含磊晶(epitaxy)半導體層。在一些實施例中，半導體基底203可為在絕緣體上之半導體，例如絕緣上覆矽(silicon on insulator，SOI)。
方法1200接著進行至步驟1204，其將鰭片主動區形成於半導體基底上。繼續參照第14圖之範例，方法1200進行至形成鰭片204於半導體基底203上。第14圖繪示出作為例示性之單一裝置。一般而言，可形成包含如上所述之各種節距的複數個裝置及/或可在與金屬氧化物半導體場效電晶體(MOSFET)/鰭式場效電晶體(FinFET)相同的基底上製造而作為負電容場效電晶體(NCFET)(例如負電容鰭式場效電晶體(NCFinFET))的裝置。例如淺溝槽隔離部件210的淺溝槽隔離部件可插入鰭片204(未繪示)。
在一些實施例中，以上述參照方法100之方法形成鰭片204於半導體基底203之上。
方法1200接著進行至步驟1206，其中將閘極結構形成於半導體基底上。在步驟1206所形成的閘極結構可包含一或多層虛設或犧牲層(也稱為虛設閘極材料)，因而稱之為虛設閘極結構。
在一實施例中，方法1200包含形成虛設閘極介電層與虛設閘極電極。在一實施例中，虛設閘極介電層包含氧化矽或其他適合的介電材料。在一實施例中，虛設閘極電極包含導電材料，例如多晶矽。在一實施例中，虛設閘極電極為不導電。在虛設閘極材料之沉積之後，將此材料圖案化以形成閘極堆疊。具有閘極介電層1404與閘極電極1406之閘極堆疊1402繪示於第14圖中。閘極堆疊1402為虛設閘極堆疊。如上所討論，在一些實施例中，閘極介電層1404與閘極電極1406為犧牲的或虛設的膜層，其將如下文所討論而在後續被置換。
在其他實施例中，方法1200包含閘極-介電質先製(gate-dielectric first)製程，其中在步驟1206中所形成之閘極介電層維持於裝置上(換句話說，將閘極介電層1404維持於所形成的場效電晶體中)。在一些實施例中，閘極介電層1404包含高介電常數介電材料，並且具體而言，在一些實施例中包含高介電常數鐵電絕緣體層。在一實施例中，閘極介電層1404為例如下文所討論之高介電常數鐵電層1604的高介電常數鐵電絕緣體層。閘極介電層1404可更包含設置於高介電常數介電材料層與鰭片主動區之間的界面層。此界面層可包含氧化矽、氮化矽、氮氧化矽、及/或其他適合的材料。藉由適合的方法來沉積界面層，例如原子層沉積(ALD)、化學氣相沉積(CVD)、臭氧氧化等方法。閘極介電層1404是藉由適合的技術來沉積於界面層上(若有形成界面層)，例如原子層沉積(ALD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、熱氧化、前述之組合、及/或其他適合的技術。
可藉由相似於上述參照方法100所討論之光微影製程來圖案化閘極堆疊。在一些實施例中，可將閘極硬遮罩(未繪示)形成於閘極堆疊(閘極電極1406與閘極介電層1404)上，並且閘極硬遮罩在閘極堆疊的形成過程中作為蝕刻遮罩。閘極硬遮罩可包含任何適合的材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、其他適合的材料、及/或上述之組合。在一實施例中，閘極硬遮罩包含多層膜，例如氧化矽與氮化矽。在一些實施例中，用以形成閘極堆疊1402的圖案化製程包含藉由微影製程將圖案化光阻層形成於硬遮罩上；使用圖案化光阻層作為蝕刻遮罩來蝕刻硬遮罩；以及使用圖案化硬遮罩作為蝕刻遮罩來蝕刻閘極材料以形成閘極堆疊1402。
在閘極電極1406與閘極介電層1404之圖案化後，形成一或多個間隔元件610(或稱為閘極間隔物610)於閘極堆疊1402的側壁上。閘極間隔物610可用於偏移隨後形成的源極/汲極部件，並且可用於設計或修改源極/汲極結構之 輪廓。如下所討論，閘極間隔物610也可使用於方法1200中，以在移除閘極堆疊1402之部分的閘極置換製程中定義溝槽。閘極間隔物610可包含任何適合的介電材料，例如半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適合的介電材料、及/或前述之組合。閘極間隔物610可具有多層膜，例如二層膜(氧化矽膜及氮化矽膜)或三層膜(氧化矽膜；氮化矽膜；及氧化矽膜)。閘極間隔物610之形成包含沉積與異向性蝕刻(anisotropic etching)(例如乾蝕刻)。
方法1200接著進行至步驟1208，其中將源極/汲極區形成在鰭片上/之上。參照第14圖，半導體結構1400繪示為具有鄰近閘極堆疊1402的源極部件212及汲極部件214。每個場效電晶體包含形成於分別之鰭片主動區204上的源極部件212與汲極部件214，並且由閘極堆疊1402插入在源極部件212與汲極部件214之間。在鰭片主動區204之位於閘極堆疊1402下方並跨越源極部件與汲極部件之間的部分形成通道。閘極長度與閘極重疊(Lov)是由源極部件與汲極部件之間的通道距離所定義。源極部件212與汲極部件214可包含輕摻雜汲極(LDD)部件與重摻雜源極與汲極(S/D)兩者。在一些實施例中，藉由磊晶成長源極/汲極材料於鰭片204上以形成源極部件212與汲極部件214。在一些實施例中，藉由蝕刻鰭片204中的溝槽並由磊晶成長源極部件212與汲極部件214之部分在溝槽中與溝槽之上，以形成源極部件212與汲極部件214。
在此影響中，凸起的源極/汲極部件212/214可以藉由選擇性磊晶成長來形成，以具有增強的載子遷移率和裝置性能的應變效應。閘極堆疊1402與閘極間隔物610將源極/汲極部件212/214限制於源極/汲極區。在一些實施例中，藉由一或多道磊晶(epitaxy)或磊晶的(epitaxial)製程來形成源極/汲極部件212/214，藉以將結晶狀態之矽(Si)部件、矽鍺(SiGe)部件、矽碳(SiC)部件、及/或其他適合的部件形成在鰭片204上、之上、或之中。適合的磊晶製程包 含化學氣相沉積(CVD)沉積技術(例如氣相磊晶(VPE)及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、及/或其他適合的製程。磊晶製程可使用氣態及/或液態之前驅物，其與鰭片204之組成相互作用。
取決於鰭式場效電晶體裝置200為p型鰭式場效電晶體或為n型鰭式場效電晶體，源極/汲極部件212/214也可為n型摻雜或p型摻雜。對於n型摻雜之源極/汲極部件212/214來說，其可包含例如SiP、SiAs、SiGeP、SiGeAs、GeP、GeAs、或其他SiGeSn三五族化合物。對於p型摻雜之源極/汲極部件212/214來說，其可包含例如SiB、SiGa、SiGeB、SiGeGa、GeB、GeGa、或其他SiGeSn三五族化合物。
方法1200接著進行至步驟1212，其中將額外的(複數層)介電層形成於鄰近閘極堆疊。在一些實施例中，(複數層)介電層包含層間介電(ILD)層。繼續參照第14圖，將層間介電層702形成於半導體基底203上。層間介電層702圍繞閘極堆疊1402與閘極間隔物610。層間介電層702允許移除閘極堆疊1402之部分並且形成置換閘極於所產生之如下所討論的孔穴(也稱為閘極溝槽)中。層間介電層702也可作為支撐並隔離之後所形成之接觸包含源極/汲極部件212/214之分別的電晶體部件之導電部件(例如接觸件)的絕緣體。層間介電層702可包含任何適合的介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、低介電常數介電材料、其他適合的介電材料、或前述之組合。在一些實施例中，層間介電層702之形成包含適合的沉積與化學機械拋光/平坦化(CMP)以提供露出閘極堆疊1402之頂面之平坦化的頂面。
方法1200接著進行至步驟1212，其中從基底移除閘極堆疊1402之虛設閘極層。參照第15圖，將閘極堆疊1402移除包含移除閘極介電層1404及閘極電極層1406以形成溝槽1502。在一些其他實施例中，將閘極介電層1404保留在半導體基底203上，並且所形成之溝槽是由閘極介電層之底面所定義。在此實 施例中，閘極介電層1404可大抵相似於下述所討論之高介電常數鐵電層1604。閘極堆疊之移除製程可包含例如濕蝕刻之蝕刻。
在一些實施例中，方法1200接著進行至步驟1214，其中將界面層1602形成於溝槽1502之露出的表面上。界面層1602為介電層，並且貢獻所形成之裝置的等效氧化層厚度(equivalent oxide thickness，EOT)。界面層1602可包含氧化矽、氮化矽、氮氧化矽、及/或其他適合的材料。藉由適合的方法來沉積界面層，例如原子層沉積(ALD)、化學氣相沉積(CVD)、臭氧氧化等方法。在一些實施例中，界面層1602是藉由例如在退火(anneal)製程中的氧化成長製程來形成。在一實施例中，界面層1602具有在約10至約50埃(Å)範圍的厚度。然而，根據製造程序、裝置性能、及/或所產生之裝置所需的等效氧化層厚度(EOT)，界面層1602也可能為其他厚度。
在一些實施例中，界面層1602為閘極介電層1404之部分並保留在裝置上(換句話說，步驟1212之移除可侷限於閘極電極層1406)。
在一些實施例中，方法1200接著進行至步驟1216，其中將鐵電高介電常數介電層形成在藉由虛設閘極堆疊或其部分之移除所形成之溝槽中。
參照第16圖之範例，可將鐵電絕緣體層1604形成在半導體基底203上(包含形成在鰭片204之上)。在一些實施例中，鐵電絕緣體層1604包含具有鐵電性的高介電常數介電材料。如此一來，鐵電絕緣體層1604也可稱為高介電常數(HK)鐵電(FE)層。鐵電絕緣體層1604可包含HfZrO2、HfAlO2、PbZrTiO3(或PZT)、SrTiO3、BaTiO3、前述之組合、或其他提供高極化性(polarizability)之適合的材料。鐵電絕緣體層1604(高介電常數鐵電層1604)可直接形成於界面層1602上。在一些實施例中，另一高介電常數介電層可插入界面層1602與高介電常數鐵電層1604之間。鐵電絕緣體層1604可藉由適合的技術來沉積，例如原子層沉積(ALD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、 物理氣相沉積(PVD)、前述之組合、及/或其他適合的技術。鐵電絕緣體層1604可沉積為毯覆層並接著圖案化，例如下文所討論。在一實施例中，沉積鐵電絕緣體層1604為具有在約10至約80埃(Å)範圍的厚度。在更進一步的實施例中，鐵電絕緣體層1604的厚度約為15埃(Å)。可選擇鐵電絕緣體層1604的厚度以提供適合的負電容電晶體之性能(例如決定閘極電極與基底之耦合)。值得注意的是，後續將從側壁移除鐵電絕緣體層1604，在一些實施例中，減少側壁上之電容效應且減少了沉積後續的金屬閘極層(如下文所討論)而維持足夠之開口的困難度。鐵電絕緣體層(高介電常數鐵電層)的組成對於提供負電容電晶體的非線性電容可能是重要的，其在對施加到閘極的電壓有變化時提供極化性的負變化。鐵電絕緣體層1604之厚度對於所得到之場效電晶體的性能也可能是重要的。當鐵電絕緣體層1604的厚度增加，此膜層的電容降低；在負電容電晶體的操作中，這代表著鐵電層上的負電壓降更多，也就是正電壓與汲極電流(Ids)的增加。再者，需要足夠厚度之鐵電絕緣體層1604以產生膜層的結晶化(crystallization)並且達成適合的鐵電性能。
在裝置1400中還包含高介電常數介電層的情況下，高介電常數介電層可大抵相似於上文參照方法100所討論的高介電常數介電層602，並且可相似地如上文關於鐵電絕緣體層604所討論的配置對於鐵電絕緣體層1604進行配置。
方法1200接著進行至步驟1218，其中將鐵電絕緣體層圖案化。使用第16圖之範例，將鐵電絕緣體層1604圖案化以提供圖案化高介電常數鐵電層2000(第20圖)。鐵電絕緣體層之圖案化可包含複數個包含製造遮蔽元件之製程步驟，其中在溝槽之側壁上露出高介電常數鐵電層時，遮蔽元件可保護高介電常數鐵電層之鄰近鰭片204之通道區的位置。在一些實施例中，遮蔽元件可藉由沉積非晶矽(amorphous silicon，A-Si)層、摻雜此膜層、選擇移除此膜層之 摻雜區、並在蝕刻鐵電絕緣體層使用非摻雜區作為遮罩來形成。細節將再下文更進一步討論。如第17圖所示，將膜層1702沉積於溝槽1502中並位於鐵電絕緣體層1604之上。在一實施例中，此膜層為非晶矽(A-Si)層。
接著，如第18圖所繪示，對膜層1702執行佈植製程1802。佈植製程1802可為垂直佈植。垂直佈植可提供大抵垂直於半導體基底203之頂面的方向的摻質。在一實施例中，佈植製程將硼(boron)原子植入膜層1702中。佈植可部分硬化在佈植區的膜層1702(例如硬化非晶矽)。如第18圖所繪示，佈植製程1802形成了膜層1702之佈植區1702a與膜層1702之非佈植區1702b。(值得注意的是，非佈植區1702b並非為刻意地佈植，但是其可包含在下文所討論之蝕刻時於佈植區1702a和非佈植區1702b之間仍可提供選擇性之範圍內的極微摻質量(trace amount of dopant))。
接著進行圖案化製程以移除膜層1702之部分，具體上為選擇性移除非佈植區1702b。非佈植區1702b之選擇性移除可藉由濕蝕刻進行，例如包含NH3OH蝕刻劑之濕蝕刻。非佈植區1702b之選擇性移除繪示於第19圖所繪示之中間階段的裝置中。剩餘之佈植區1702a提供遮蔽元件給下文所討論之高介電常數鐵電層1604之後續的圖案化。
如第20圖所繪示，當使用佈植區1702a作為遮蔽元件，高介電常數鐵電層1604之露出的部分被蝕刻而形成圖案化高介電常數鐵電層2000。具體而言，圖案化高介電常數鐵電層2000包含具有鞍型(saddle-shape)的底部，其僅沿著溝槽1502之側壁稍微向上延伸。圖案化高介電常數鐵電層2000可藉由適合的選擇性濕蝕刻製程來蝕刻，例如過氧化硫混合物(SPM)。
在一實施例中，在高介電常數鐵電層之圖案化後，以適合的蝕刻劑移除佈植區1702a。例示性的蝕刻劑包含磷酸(H3PO4)。
方法1200接著進行至步驟1220，其中將金屬閘極形成於鰭片之 上。參照第21圖之範例，將複數個金屬閘極堆疊2200形成於半導體結構1400之上。金屬閘極堆疊2200是形成於藉由移除閘極堆疊1402及圖案化高介電常數鐵電層2000所提供之閘極溝槽中。金屬閘極堆疊2200包含複數層金屬層。金屬閘極堆疊2200之形成包含一或多層金屬閘極電極層之沉積。金屬閘極堆疊2200的形成包含沉積一或多層金屬閘極電極層。金屬閘極堆疊2200是形成於半導體基底203上並且在鰭片204的通道上方。
金屬閘極堆疊2200包含圖案化高介電常數鐵電層2000與界面層1602。再者，將閘極電極層1004設置於此(些)絕緣層之上。閘極電極層1004可包含金屬或金屬合金。雖然將閘極電極層1004繪示為單一膜層，但其可包含任何數量之膜層，以提供適合的功函數、阻障層、黏著層、蓋層、及類似的膜層。將填充金屬層1006設置於閘極電極層1004之上。閘極電極層1004可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、或任何適合的材料。閘極電極層1004可由適合的製程來形成，例如原子層沉積(ALD)或物理氣相沉積(PVD)。在一些實施例中，不同的金屬材料用於具有各自功函數的n型場效電晶體和p型場效電晶體。功函數金屬之選擇是取決於將形成於主動區的場效電晶體。在一些實施例中，閘極電極層1004所包含之n型功函數金屬包含鉭(Ta)。在其他實施例中，閘極電極層1004所包含之n型功函數金屬包含鈦化鋁(TiAl)、氮化鈦鋁(TiAlN)、或前述之組合。在一些實施例中，閘極電極層1004所包含之p型功函數金屬包含氮化鈦(TiN)或氮化鉭(TaN)。在其他實施例中，閘極電極層1004所包含之p型功函數金屬包含TiN、TaN、氮化鎢(WN)、鈦鋁(TiAl)、或上述之組合。
如上所述，填充金屬層1006是形成於(複數層)閘極電極層1004之上。填充金屬層1006可藉由適合的技術來形成，例如物理氣相沉積(PVD)或電鍍。填充金屬層1006之例示性的組成包含鋁、鎢、或其他適合的金屬。
一或多層金屬閘極電極層的沉積可包含沉積一或多層含金屬層並接著進行化學機械拋光/平坦化(CMP)製程。化學機械拋光/平坦化(CMP)製程可移除設置於層間介電層702之頂面上之殘餘的圖案化高介電常數鐵電層2000。
閘極電極層1004與填充金屬層1006之沉積提供了金屬閘極堆疊2200(或稱為閘極結構2200)之形成。關於金屬閘極堆疊2200，值得注意的是圖案化高介電常數鐵電層2000並未沿著由間隔元件610所定義的側壁向上延伸，換句話說，圖案化高介電常數鐵電層2000並非為U型而是鞍型。在一實施例中，金屬閘極材料是直接形成於具有鞍型的圖案化高介電常數鐵電層2000上。舉例來說，閘極電極層1004之功函數層可沉積於鞍型之開口中。
方法1200繼續進行半導體結構的處理，包含例如形成裝置的互連結構。舉例來說，可形成延伸穿過層間介電層702而分別觸及源極區212與汲極區214的接觸件。接觸件是電性連接至源極區212與汲極區214的導電部件，以實現分別的鰭式場效電晶體。接觸件可包含導電材料(包含金屬及金屬合金)之導電插塞，例如鎢(W)、鋁(Al)、鋁合金、銅(Cu)、鈷(Co)、其他適合的金屬/金屬合金、或前述之組合。相似地，形成複數個接觸件於分別閘極結構2200。所形成的電晶體可藉由接觸件及在上方之多層內連線(MLI)結構彼此互連。多層內連線(MLI)結構包含不同的導電部件以耦接不同的裝置部件(例如金屬閘極堆疊2200及源極/汲極部件)來形成半導體結構1400之功能性電路。具體而言，多層內連線(MLI)結構包含多層金屬膜層以提供水平的電性線路，以及包含導孔以提供垂直的電性線路。金屬線可包含鎢、鋁、銅、鈷、或其他適合的金屬或金屬合金。多層內連線(MLI)結構也包含多層層間介電層以將不同的導電部件彼此隔離。層間介電層可包含低介電常數介電材料或其他適合的介電材料，例如氧化矽。
在方法1200之步驟之前、期間、及之後可執行其他的製造步驟。一些步驟可由替代的步驟來實施。
應理解的是，雖然上述實施例是使用裝置1400作為範例來實施本發明實施例之各種的面向，本發明實施例之各種的面向也可應用於非鰭式場效電晶體裝置，例如平面式裝置。另外，本發明實施例之各種的面向也可應用於多種技術(例如N45、N20、N16、N10等)。再者，本發明實施例之各種的面向並非局限於負電容的應用。再者，應理解的是，可以在上述方法1200的步驟之前、期間、或之後執行額外的製程步驟，以完成半導體裝置的製造。
基於以上討論，可看出本發明實施例提供了用於製造負電容鰭式場效電晶體和包含負電容鰭式場效電晶體裝置的半導體結構的優點。然而，應可理解的是，在此處不必然已對所有的優點進行討論，且所有的實施例與範例不需具備特定的優點，並且其他實施例或範例可能提供不同的優點。
一些實施例的優點包含移除具有相對緊密的鰭片元件節距之某些裝置的鐵電材料。較緊密的節距之鰭片元件減少了在鄰近的鰭片之間用以形成閘極結構的可用空間。隨著鐵電層的移除，為這些裝置的其他膜層(例如金屬閘極層)回收了額外的空間。因此，更容易達成在鄰近的鰭片之間填充而不形成空隙。同時，藉由上述方法可以維持基底上其他裝置之鐵電層的足夠厚度。
本發明的一個實施例提供了一種包含負電容場效電晶體的半導體裝置的製造方法。此方法包含提供具有從基底延伸之第一鰭片及第二鰭片之基底之場效電晶體的形成方法與裝置。將高介電常數閘極介電層及鐵電絕緣體層沉積於第一鰭片及第二鰭片之上。在一些實施例中，將虛設閘極層沉積在位於第一鰭片及第二鰭片之上的鐵電絕緣體層之上，以形成第一閘極堆疊於第一鰭片之上並形成第二閘極堆疊於第二鰭片之上。移除第一閘極堆疊之虛設閘極層並同時維持第一閘極堆疊之鐵電絕緣體層以形成第一溝槽。並且移除第二閘極 堆疊之虛設閘極層以及此鐵電絕緣體層以形成第二溝槽。形成至少一金屬閘極層於此第一溝槽及此第二溝槽中。在一些實施例中，此第一閘極堆疊延伸於第三鰭片之上，並且此第二閘極堆疊延伸於第四鰭片之上。在一些實施例中，此第一鰭片與此第三鰭片具有第一節距，並且此第二鰭片與此第四鰭片具有第二節距，第二節距小於第一節距。在一些實施例中，高介電常數閘極介電層之沉積包含形成氧化鉿層。在一些實施例中，鐵電絕緣體層之沉積包含形成氧化鉿鋯層與氧化鉿鋁層之至少一者。在一些實施例中，此方法更包含：形成間隔元件於此第一閘極堆疊之側壁上；以及形成另一間隔元件於此第二閘極堆疊之側壁上，其中間隔元件與另一間隔元件之形成是在將此虛設閘極層沉積於鐵電絕緣體層之後執行。在一些實施例中，虛設閘極層的沉積包含直接將多晶矽沉積於此鐵電絕緣體層上。在一些實施例中，高介電常數閘極介電層及鐵電絕緣體層的沉積包含沉積高介電常數閘極介電質材料及鐵電絕緣體材料之各個毯覆層，並圖案化此些毯覆層。在一些實施例中，至少此金屬閘極層的形成包含沉積填充金屬層。在一些實施例中，鐵電絕緣體層之厚度在約2至5奈米的範圍。
在另一實施例中，一種半導體結構之形成方法包含提供具有第一節距的複數個第一鰭片和具有第二節距的複數個第二鰭片的基底。將包含高介電常數介電層、鐵電絕緣體層、以及虛設閘極層之第一閘極堆疊形成於這些第一鰭片之上。將包含高介電常數介電層、鐵電絕緣體層、以及虛設閘極層之第二閘極堆疊形成於這些第二鰭片之上。將第一閘極堆疊之虛設閘極層移除以形成第一溝槽。將第二閘極堆疊之虛設閘極層移除以形成第二溝槽。將U型金屬層形成於第一溝槽與第二溝槽中之每一個之中。
在另一實施例中，所提供之半導體裝置包含從半導體基底延伸之鰭片，以及設置於此鰭片之上，並具有一間隔元件於其之側壁上的閘極結構。此閘極結構包含；設置於鰭片之上，並從底部界面至第一點抵接至間隔元件的 高介電常數介電層；位於高介電常數介電層之上，並從第一點至一第二點抵接至間隔元件的鐵電絕緣體層；以及從第二點至位於第二點之上之第三點抵接至間隔元件的功函數閘極層。在一些實施例中，此第三點為間隔元件之頂部邊緣。在一些實施例中，此鐵電絕緣體層包含HfZrO2,、HfAlO2、PbZrTiO3(或PZT)、SrTiO3、BaTiO3、或前述之組合。在一些實施例中，此高介電常數介電層為氧化鉿，且此鐵電絕緣體層為氧化鉿鋯。
在一些實施例中，一種半導體結構之形成方法，包含：形成溝槽設置於鰭結構之上，其中此溝槽是由複數個介電質側壁所定義；沉積高介電常數鐵電層於此些介電質側壁與此溝槽之底部上；形成保形層於此高介電常數鐵電層之上；執行垂直佈植製程以佈植此保形層之第一部分，其中不刻意佈植此保形層之第二部分；移除此保形層之第二部分；圖案化此高介電常數鐵電層，同時使用此保形層之第一部分作為遮蔽元件；以及沉積金屬閘極層於圖案化之高介電常數鐵電層之上。在一些實施例中，保形層為非晶矽。在一些實施例中，佈植製程包含佈植硼。在一些實施例中，高介電常數鐵電層之圖案化形成鞍型高介電常數鐵電層。在一些實施例中，將此金屬閘極層沉積於圖案化之此高介電常數鐵電層之上包含直接形成金屬層於此溝槽之此些介電質側壁上。在一些實施例中，此方法更包含形成虛設閘極結構；以及移除此虛設閘極結構之虛設閘極電極層以形成此溝槽，其中移除此虛設閘極電極層露出此高介電常數鐵電層。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範 圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
204:鰭片
212:源極區
214:汲極區
602:高介電常數介電層
604:鐵電絕緣體層
610:閘極間隔物
702:層間介電層
1002:閘極堆疊
1004:閘極電極層
1006:填充金屬層

Claims (10)

  1. 一種包括負電容場效電晶體之半導體裝置的形成方法，包括：提供一基底，其具有從該基底延伸之一第一鰭片以及一第二鰭片；沉積一高介電常數閘極介電層及一鐵電絕緣體層於該第一鰭片及該第二鰭片之上；沉積一虛設閘極層在位於該第一鰭片及該第二鰭片之上的該鐵電絕緣體層之上，以形成一第一閘極堆疊於該第一鰭片之上並形成一第二閘極堆疊於該第二鰭片之上；移除該第一閘極堆疊之該虛設閘極層並維持該第一閘極堆疊之該鐵電絕緣體層以形成一第一溝槽，並且移除該第二閘極堆疊之該虛設閘極層以及該鐵電絕緣體層以形成一第二溝槽；以及形成至少一金屬閘極層於該第一溝槽及該第二溝槽中。
  2. 如申請專利範圍第1項所述之包括負電容場效電晶體之半導體裝置的形成方法，其中該第一閘極堆疊延伸於一第三鰭片之上，並且該第二閘極堆疊延伸於一第四鰭片之上；其中該第一鰭片與該第三鰭片具有一第一節距，並且該第二鰭片與該第四鰭片具有一第二節距，該第二節距小於該第一節距。
  3. 如申請專利範圍第1項所述之包括負電容場效電晶體之半導體裝置的形成方法，其中該高介電常數閘極介電層之沉積包括形成氧化鉿(HfO2)層；其中該鐵電絕緣體層之沉積包括形成氧化鉿鋯(HfZrO2)層與氧化鉿鋁(HfAlO2)層之至少一者。
  4. 一種半導體結構之形成方法，包括：形成一溝槽設置於一鰭結構之上，其中該溝槽是由複數個介電質側壁所定 沉積一高介電常數鐵電(high-k ferroelectric)層於該些介電質側壁與該溝槽之底部上；形成一保形層於該高介電常數鐵電層之上；執行一垂直佈植製程以佈植該保形層之一第一部分，其中在佈值該保形層之該第一部分的期間，不刻意佈植該保形層之一第二部分；在執行該垂直佈植製程之後，移除該保形層之該第二部分；圖案化該高介電常數鐵電層，同時使用佈值的該保形層之該第一部分作為遮蔽元件，以定義該高介電常數鐵電層的圖案化；以及在圖案化之後，沉積一金屬閘極層於圖案化之該高介電常數鐵電層之上。
  5. 如申請專利範圍第4項所述之半導體結構之形成方法，其中該保形層為非晶矽；其中該垂直佈植製程包括佈植硼。
  6. 如申請專利範圍第4項所述之半導體結構之形成方法，其中該高介電常數鐵電層之圖案化形成一鞍型(saddle-shaped)高介電常數鐵電層。
  7. 如申請專利範圍第4項所述之半導體結構之形成方法，更包括：形成一虛設閘極結構；以及移除該虛設閘極結構之一虛設閘極電極層以形成該溝槽，其中移除該虛設閘極電極層露出該高介電常數鐵電層。
  8. 一種半導體裝置，包括：一鰭片，從一半導體基底延伸；以及一閘極結構，設置於該鰭片之上，並具有一間隔元件於該閘極結構之一側壁上，其中該閘極結構包括：一高介電常數介電層，設置於該鰭片之上，並從一底部界面至一第一點抵 接(abutting)至該間隔元件；一鐵電絕緣體層，位於該高介電常數介電層之上，並從該第一點至一第二點抵接至該間隔元件；以及一功函數閘極層，從該第二點至位於該第二點之上之一第三點抵接至該間隔元件。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該第三點為該間隔元件之一頂部邊緣。
  10. 如申請專利範圍第8項所述之半導體裝置，其中該鐵電絕緣體層包括HfZrO2,、HfAlO2、PbZrTiO3(或PZT)、SrTiO3、BaTiO3、或前述之組合。
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